数字电路逻辑设计第3章-组合逻辑电路课件

1、数字电路逻辑设计第3章组合逻辑电路组合逻辑电路/组合电路（逻辑特点）电路任何时刻的输出仅仅取决于该时刻的输入信 号，而与这一时刻输入信号作用前电路原来的状态没有 任何关系。时序逻辑电路/时序电路（逻辑特点）电路任何时刻的输出信号不仅取决于当时的输入信 号，而且还取决于电路原来的工作状态，即与以前的输 入信号及输出也有关系。数字系统逻辑电路时序逻辑电路1组合逻辑电路第3章组合逻辑电路组合逻辑电路的结构特点在电路结构上基本上由逻辑门电路组成；只有从输入到输出 的通路，没有从输出到输入的回路。这种电路没有记忆功能。P1 f1 ( X1 , X 2 , Xn )P2 f2 ( X1 , X 2 , X

2、n ) Pm fm ( X1 , X 2 , Xn )组合逻辑电路 X12Xn2XP1Pm2P图3-1组合逻辑电路一般框图常用的组合逻辑模块编码器、译码器、全加器、数据选择/分配器、数值比较器、 奇偶校验电路以及一些算术运算电路。3第3章组合逻辑电路3.1 用传统方法分析和设计组合逻辑电路3.1.1 组合逻辑电路分析3.1.2 组合逻辑电路设计3.2 中规模组合逻辑电路3.2.1 编码器3.2.2 译码器3.2.3 数据选择器和数据分配器3.2.4 运算电路（加法器）3.2.5 数值比较器3.2.6 奇偶校验器3.3 用中规模集成器件实现组合逻辑电路3.3.1 用数据选择器实现组合逻辑电路3.

3、3.2 用译码器实现组合逻辑电路3.3.3 用全加器实现组合逻辑电路3.4 组合逻辑电路中的竞争冒险现象3.4.1 产生竞争冒险的原因3.4.2 消除竞争冒险的方法43.1 用传统方法分析和设计组合逻辑电路3.1 组合逻辑电路分析3.2 组合逻辑电路设计3.1.1 组合逻辑电路分析组合逻辑电路分析的目的（P76）找出给定逻辑电路输出和输入之间的逻辑关系，从而了 解给定逻辑电路的逻辑功能。有时分析的目的在于检验所设计的逻辑电路是否能实现 预定的逻辑功能。组合逻辑电路分析的一般步骤（P76）逻辑 电路图逐级写出 输出表达式公式法化简卡诺图化简列出 真值表概括电路 逻辑功能5图3-2 组合逻辑电路分

4、析的一般步骤级：某一输入信号发生变化到引起输出也发生变化所经 历的逻辑门的最大数目。3.1.1 组合逻辑电路分析&1111&Y1Y0&CB A例1：试分析如下所示电路的逻辑功能。D DCBAABDCDY2 ABD CDY2 ABD CD ABD CD Y1 ACD B CD BC D ACD BCD BC DY0 BD C D BD C D6从逻辑函数式 中不能直观地看出 这个电路的逻辑功 能和用途。需要把 其转换成真值表的 形式。3.1.1 组合逻辑电路分析DCBAY2Y1Y00000001000100100100010011001010000101010010110010011101010

5、000101001010101001010111001100100110110011101001111100Y2 ABD CDY1 ACD BCD BC DY0 BD C D当DCBA表示的二进制数小于或 等于5时Yo为1;这个二进制数大于5且小于11时Y 为1;当这个二进制数大于1或等于11时Y2为1。该逻辑电路可以用来判别输入的4 位二进制数数值的范围。73.1.1 组合逻辑电路分析例2：试分析如下所示电路的逻辑功能。1P ABCP2 A P1P3 B P1P4 C P1F P2 P3 P4 AABC BABC C ABC8 ( A B C ) ABC A B CABCABC ABC3.1

6、.1 组合逻辑电路分析F ABC ABCABCF00010010010001101000101011001111当3个输入变量的值完全一致时，输出为1；否则输出为0。“一致电路”9103.1.2 组合逻辑电路设计113.2 中规模组合逻辑电路3.2.1 编码器3.2.2 译码器3.2.3 数据选择器和数据分配器3.2.4 运算电路（加法器）3.2.5 数值比较器3.2.6 奇偶校验器123.2.1 编码器编码（P85）在数字系统中，常用若干位二进制代码表示某个字符 或某个具有特定意义的信息，这一过程称为编码。若需编码的信息量是N，二进制代码的码长是n位， 则应满足关系：2n1N2n。编码器（P

7、85）能够完成编码功能的电路通称为编码器，即：把输入 的每一个高、低电平信号编成一个对应的二进制代码。优先编码器（P86）能首先对输入进行优先排序，仅仅对优先级别最高的 输入编码，而对其它输入不做任何响应。（以下介绍的 优先编码器是以输入端的下标编号最大的优先级别最高）3.2.1 编码器1、8421 BCD编码器（P85）图编码器输出端：输 出一组8421BCD代码。输入端：分 别对应10个十进制数码。 注意：正常 情况下，I1I9中最多只允许有1个为1，其 余均应为0。13143.2.1 编码器输入输出I9I8I7I6I5I4I3I2I1I0ABCD100000000010010100000

8、000100000100000000111000100000001100000100000010100000100000100000000100000110000000100001000000000100001000000000100001、8421 BCD编码器（P85）表3-1 8421 BCD编码器功能表A I9B I7C I7I8 I6 I5 I4 I6 I3 I2D I9 I7 I5 I3 I1153.2.1 编码器2、8线-3线优先编码器CT74148（P86）图3-4 8线-3线优先编码器CT74148输入端选通输入端选通输出端扩展输出端 输出端Y2 ST ( I4 I5 I6

9、I7 )Y1 ST ( I2 I 4 I 5 I 4 I 5 I6 I7 )Y0 ST ( I1 I 2 I 4 I 6 I 3 I 4 I 6 I5 I 6 I7 )YS ST I 0 I 1 I 2 I 3 I 4 I 5 I 6 I 7 )YEX ST ( I0 I1 I2 I3 I4 I5 I616 I7 )输入输出STI7I6I5I4I3I2I1I0Y2Y1Y0YSYEX1111110111111111110100000100100011001100101001110011100111101001001111101011001111110110100111111101111017表3

10、-2 8线-3线优先编码器CT74148功能表2、8线-3线优先编码器CT74148（P86）输入/输出端口说明I7 I0编码输入端输入端的下标编号最大的优先级别最高；低电 平输入有效Y2 Y0编码输出端以反码形式输出ST选通输入端低电平有效。为0编码器工作，否则不工作YS选通输出端本片正常编码时为1，否则为0。用于送低位片 做选通信号YEX扩展输出端当多片扩展使用时，作为扩展输出代码的最高 位。为1表示本片不编码，输出代码全1。183.2.1 编码器2、8线-3线优先编码器CT74148（P86）图3-5 用两片CT74148构成16线-4线优先编码器193.2.1 编码器2、8线-3线优先

11、编码器CT74148（P86）I15 I8I7 I0YEXYS输出Y3 Y2 Y1Y0高位片Y2 Y1Y0低位片Y2 Y1Y011010011 11001111(13)10 (1101)2 反码(0010)201010111001011111111 11001111(5)10 (0101)2 反码(1010)2101110101010203.2.1 编码器3、二-十进制优先编码器CT74147（P88）（BCD输出的10线-4线优先编码器）图3-6 10线-4线优先编码器CT7414721表3-3 10线-4线优先编码器CT74147功能表输入输出I9I8I7I6I5I4I3I2I1Y3Y2Y

12、1Y0111111111111100110100111110100011101001111101010111110101111111101100111111101101111111110111022233.2.2 译码器译码（P89）“译码”是编码的逆过程，即将输入的二进制代码还原 成事先规定的，具有特定意义的输出信号或另一种形式的 代码，是将二进制代码的原意“翻译”出来的过程。译码器（P89）能够完成译码功能的电路通称为译码器。译码器具体 可分为如下三种类型：二进制译码器：完全译码方式（n个输入，2n个输出）码制译码器：如二-十进制译码器（即：BCD码译码，4个 输入，10个输出）显示译码器

13、：如七段显示译码器（4个输入，7个输出）， 主要用于LED、LCD显示译码。243.2.2 译码器1、二进制译码器（P90）二进制译码器的输入为n 位二进制代码，有2n 个输出 端。对应于一个输入代码，只有一个输出端为有效电平， 其他的输出端均为无效电平。每个输出分别对应n 个变量 的一个最小项（或最大项），全部输出涵盖了n 个变量的 全部最小项（或最小项）。所以，二进制译码器又称为最 小项（或最大项）译码器，或称为全译码器。3.2.2 译码器1、二进制译码器（1）双二进制译码器CT74139（P90）图3-7 双2线-4线译码器CT74139253.2.2 译码器1、二进制译码器（1）双二进

14、制译码器CT74139（P90）STA1A0Y3Y2Y1Y0111110001110001110101010110110111Y3 A1 A0 m3表3-4 2线-4线译码器CT74139功能表Y2 A1 A0 m2Y1 A1 A0 m10Y0 A1 A0 m在选通端（低电平有效） 为0时，对应译码地址输入端 的每一组代码输入，都能译 成在对应输出端输出低电平0。263.2.2 译码器2线-4线译码器扩展为3线-8线译码器Y40Y7Y6Y532112ST BIN/OCT Y00Y3Y2Y132112ST BIN/OCT 1A027A1A23.2.2 译码器2线-4线译码器扩展为3线-8线译码器

15、A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00001111111000111111101010111110110111111011110011101111101110111111101011111111101111111283.2.2 译码器1、二进制译码器（2）二进制译码器CT74138（P91）图3-8 3线-8线译码器CT7413829S T ASTB STCA 2A1A0Y 7Y 6Y 5Y 4Y 3Y 2Y1Y 011111111101111111110000111111101000111111101100101111101110011111101111010011101111101

16、011101111110110101111111011101111111表3-5 3线-8线译码器CT74138功能表32106Y0 A2 A1 A0 m0Y2 A2 A1 A0 m2 A2 A1 A0 M2Y3 A2 A1 A0 m3 A2 A1 A0 MY4 A2 A1 A0 m4 A2 A1 A0 M4Y5 A2 A1 A0 m5 A2 A1 A0 M5Y6 A2 A1 A0 m6 A A A MY7 A2 A1 A0 m7 A2 A1 A0 M307 A2 A1 A0 M0 Y1 A2 A1 A0m1 A2 A1 A0 M1313.2.2 译码器1、二进制译码器（2）二进制译码器CT7

17、4138（P91）图3-9 用4片CT74138构成5线-32线译码器A4 A3A4 A3A4 A3A4 A3323.2.2 译码器2、二-十进制译码器CT7442（P92）图3-10 4线-10线译码器CT7442A 3A 2A1A0Y 9Y 8Y 7Y 6Y 5Y 4Y 3Y 2Y1Y 0000011111111100001111111110100101111111011001111111101110100111110111101011111011111011011101111110111110111111110001011111111100101111111111010111111111

18、11011111111111111001111111111110111111111111110111111111111111111111111表3-6 4线-10线译码器CT7442功能表2321022Y0A3 A2 A1 A0 M0 m0 Y1A3 A2 A1 A0 M1 m1YA A A A M mY3A3 A2 A1 A0 M3 m3 Y4A3 A2 A1 A0 M4 m4 Y5 A3 A2 A1 A0 M5 m5 Y6A3 A2 A1 A0 M6 m6 Y7A3 A2 A1 A0 M7 m7Y8 A3 A2 A1 A0 M8 m8 Y9A3 A2 A1 A0 M9 m933343.2.

19、2 译码器利用BIN/OCT和BCD/DEC构成5线-32线译码器A0A1A2A3BCD/DEC01 2 3 4 5 6 7 8 9Y0Y7ST12DBIN/OCT 0123Y8Y15 A0A1A2A3BCD/DEC01 2 3 4 5 6 7 8 9Y16 Y 23 A0A1A2A3BCD/DEC01 2 3 4 5 6 7 8 9Y24Y31 01 2 3 4 5 6 7 8 9A0A1A2A3BCD/DECA0A1A2A3A4353.2.2 译码器3、显示译码器CT7448（P94）对二进制代码译码，并驱动显示器件，用人们熟悉的十进制数 码显示出来的电路称为显示译码器。由于显示器件的显示

20、方式各不 相同，其译码电路也不尽相同，常用的是七段显示。当给其中某些 段加有一定驱动电压或电流时，这些段发光，显示出相应的十进制数码。dab cfeg0123456图3-11 七段显示的图形78936图3-12 七段发光二极管的符号和电路图dabcf eg0123456图3-11 七段显示的图形789373.2.2 译码器3、显示译码器CT7448（P94）图3-13 显示译码器CT7448表3-7 七段发光二极管显示译码器CT7448功能表DCBA BCD码输入a,b,c,d,e,f,g译码输出，高电平有效 驱动共阴连接LEDLT灯测试输入LT0 时，七段全亮RBI 灭零输入RBI0, DC

21、BA0000时灭零（七段全灭）BIRBO 消隐输入灭零输出BI0时，七段全灭 灭零时，RBO0383.2.2 译码器3、显示译码器CT7448（P97）393.2.3 数据选择器和数据分配器数据选择器（MUX）：P97按n 位地址码从2n路输入数据通道中选择一个数据传送到输出端 上的电路称为数据选择器（MUX）。数据分配器（DMUX）：P100按n 位地址码将一路输入数据分送到2n个数据输出端上的电路称 为数据分配器（DMUX）。MUX和DMUX联用可实现多路数据的分时传送。图3-15 4路数据分配器的功能示意图图3-14 4选1数据选择器数据选择示意图40413.2.3 数据选择器和数据分配

22、器1、双4选1数据选择器CC14539（P97）图3-16 双4选1数据选择器423.2.3 数据选择器和数据分配器ST1 ( ST2 )A1A0TG 1 (1)TG 2 (2)TG 3 (3)TG 4 (4 )TG 5 (5)TG 6 (6 )Y1(Y2 )100000通断通断通断D10( D 20 )001断通断通通断D11( D 21 )010通断通断断通D12( D 22 )011断通断通断通D13( D 23 )值表ST1 (ST2 ) 0 A1 A0 D21 A1 A0 D22 A1 A0 D23 Y1A1 A0 D10 A1 A0 D11 A1 A0 D12 A1 A0 D13

23、Y2A1 A0 D201、双4选1数据选择器CC14539（P97）表3-8 双4选1数据选择器CC14539真10001A1AD 10D 12D 11D 13433.2.3 数据选择器和数据分配器2、8选1数据选择器CT74151（P99）图3-17 8选1数据选择器CT74151表3-9 8选1数据选择器CT74151真值表ST 0 A2 A1 A0 D3 A2 A1 A0 D4 A2 A1 A0 D5 A2 A1 A0 D3 A2 A1 A0 D4 A2 A1 A0 D5 A2 A1 A0 D6 A2 A1 A0 D7 YA2 A1 A0 D0 A2 A1 A0 D1 A2 A1 A0

24、D2 A2 A1 A0 D6 A2 A1 A0 D7 WA2 A1 A0 D0 A2 A1 A0 D1 A2 A1 A0 D2STA2A1A0YW101 0000D0D00001D1D10010D2 D20011D3D30100D4D40101D5D50110D6D60111D7D7W Y ?100011110A2 A100AD 0D 2D 6D 4D 1D 3D 7D 5443.2.3 数据选择器和数据分配器3、数据选择器的扩展（P100） （1）“译码器数据选择器”图3-18 用4片8选1数据选择器扩展构成32选1数据选择器45463.2.3 数据选择器和数据分配器3、数据选择器的扩展（P

25、100） （2）“数据选择器数据选择器”图3-19 用4片8选1数据选择器扩展构成32选1数据选择器3.2.3 数据选择器和数据分配器4、数据分配器（P100）数据分配器实际上就是变量译码器，区别仅在于译码器 中ST 端的作用是选通控制，而在数据分配器中则是作为数 据输入端，因此凡是需要使用数据分配器时，都采用译码 器，集成电路产品手册上根本找不到数据分配器。图3-20 数据分配器逻辑符号ST473.2.3 数据选择器和数据分配器ST A1A0Y3Y2Y1 Y0D00111DD0111D1D101D11D11D111如：A1 A0 11当 D 0 时 ，Y3 0 , Y2 1 , Y1 1 ,

26、 Y0 1当 D 1 时 ，Y3 1 , Y2 1 , Y1 1 , Y0 1当A1 A0 11时，只有Y3始终满足Y3 D 即：满足“数据分配”。ST483.2.4 运算电路（加法器）11011001+)100110110加数进位 和加法运算规律逢二进一；各位相加时实际上是两个加数和低位来的进位 三个数相加；各位加法运算产生的结果都是本位和和向高位 的进位。49503.2.4 运算电路（加法器）半加器和全加器仅仅是两个加数相加求和，不考虑低位进位，称为半加 运算。半加运算产生“半加和”和“半加进位”，半加运算 是一种过渡性的不完整加法运算。能完成半加运算的电路称为半加器（half adder

27、）。两个加数和低位来的进位相加求和的运算，称为全加运 算（full adder）。3.2.4 运算电路（加法器）1、半加器（P101）图3-21 半加器ABSC0000011010101101表3-10 半加器真值表 S AB AB A B51 C AB523.2.4 运算电路（加法器）2、全加器（P102）AiBiCiSiCi+10000000110010100110110010101011100111111表3-11 全加器真值表图3-22 一位全加器Si Ai Bi Ci Ai Bi Ci Ai Bi Ci Ai Bi Ci Ai Bi CiCi 1 Ai Bi CiAi Bi Ci A

28、i Bi Ci Ai Bi Ci ( Ai Bi )Ci Ai Bi533.2.4 运算电路（加法器）3、多位加法器（P103）（1）串行进位加法器（逐位进位加法器）：依次将低位的进位 输出接到高位的进位输入端，每一位的相加结果都必须等到低一位 进位产生以后才能建立。这种进位处理方式，电路结构简单，但是 进位产生时间很长，影响工作速度。图3-23 4位逐位进位加法器543.2.4 运算电路（加法器）3、多位加法器（P103）（2）超前进位加法器（先行进位加法器）：在超前进位全加器 中，只需经历较少级数门的延迟时间获得各位的进位信号，几乎同 时完成全加，输出全加和和向更高位的进位信号。但是，这种

29、方法 需要的器件将增加，因此通常采用折中的办法将n位二进制数分为若 干组，组内采用先行进位，组与组之间采用串行进位。S0 A0 B0 ,S1 A1 B1 C0 , S2 A2 B2 C1 , S3 A3 B3 C2 ,C0 A0 B0C1 A1 B1 ( A1 B1 ) C0 C2 A2 B2 ( A2 B2 ) C1 C3 A3 B3 ( A3 B3 ) C2S0 A0 B0S1 A1 B1 ( A0 B0 )S2 A2 B2 A1 B1 ( A1 B1 ) A0 B0 S3 A3 B3 A2 B2 ( A2 B2 ) A1 B1 ( A1 B1 ) A0 B0 C3 A3 B3 ( A3

30、B3 )A2 B2 ( A2 B2 ) A1 B1 ( A1 B1 ) A0 B0 55图3-24 4位超前进位加法器CT74283563.2.5 数值比较器1、等值比较器（P104）：只能检验两数是否相等。ABF注释001AB010AB100AB111AB=1A BF图3-25 一位等值比较器表3-12 一位等值比较器真值表 F AB AB A B AO B573.2.5 数值比较器1、等值比较器（P104）：只能检验两数是否相等。A A3 A2 A1 A0； B B3B2B1B0F F3F2F1F0 A3 B3 A2 B2 A1 B1 A0 B0 A3 B3 A2 B2 A1 B1 A0

31、B0图3-26 4位等值比较器的逻辑电路图3.2.5 数值比较器图3-26 一位数值比较器的逻辑电路图F A B F A= B F ABFA=BFABABFAB3100A3B2100A3=B3A2B1100A3=B3A2=B2A1B0100A3=B3A2=B2A1=B1A0B0010A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B00010015表3-13 4位数值比较器CT7485真值表60图3-27 4位数值比较器CT74853.2.5 数值比较器利用级联输入端，可以扩展数值比较的位数。COMP

32、低位片=QP=QPQCOMP 高位片=QP=QPQFA B161FA BFA B图3-28 用4位数值比较器扩展构成8位数值比较器623.2.6 奇偶校验器由于干扰和噪声的客观存在，数据在传输中误码是必 然的，误码将引起数字系统错误操作。但是，可以采取措 施发现和纠正误码。能够检查出误码的码型称为检错码。 奇偶校验码具有检测一位误码的能力，它由信息位及其后加一位校验位组成，用检测奇偶校验码传输前、后码 组中1（或0） 码元个数的奇偶性来检测误码，但它不能确 定那一位出错，因而不能纠错。奇校验位和偶校验位的值与信息位中1的个数的奇偶性 和电路结构有关。输入输出输入输出AI 中1的个数FEVFOD

33、AI 中1的个数FEVFOD偶数10奇数0163图3-29 9位奇偶产生/校验器CT74280表3-14 9位奇偶产生/检验器CT74280的真值表3.2.6 奇偶校验器图3-30 具有奇偶校验的数据传输64653.1.2 组合逻辑电路设计1、组合逻辑电路设计任务（P78）是组合逻辑电路分析的逆过程，具体地说，就是从 给定的设计要求出发，经过逻辑抽象和化简，进而得到 在特定条件下满足给定设计要求、最合理、最经济的逻 辑电路。要实现一个逻辑功能的要求，可以采用小规模集成 门电路实现，也可以采用中规模集成器件或存储器、可 编程逻辑器件来实现。本章只讨论采用小规模及中规模器件构成组合逻辑 电路的设计

34、方法。663.1.2 组合逻辑电路设计2、组合逻辑电路设计步骤（P78）注意：应在保证满足逻辑功能要求的前提下，选用指定器件设计；使用门的个数应尽可能少；使用门的类型应尽可能少；考虑门的输入端的个数的限制，而相应变换表达式的形式；根据课题对电源电压、抗干扰能力、驱动负载类型等因素的 要求，决定选用TTL电路、CMOS电路或其它类型电路。简单来说，对于小规模集成电路：首先，门电路个数最少；其 次，门的输入端数最少。对于中规模集成电路：首先，集成块个数 最少；其次，小规模门电路个数最少。逻辑功能 要求真值表逻辑函数 表达式简化表达式 变换逻辑图图3-31 组合逻辑电路设计的一般步骤673.1.2

35、组合逻辑电路设计aabbccFF00000010010001111000101111011111例3：试用与非门设计一个三人表决器电路。 解： 1）分析设计要求设：a、b、c为三个表决者；F为表决结果1赞成；通过0不赞成；不通过表决原则：少数服从多数。列写真值表写出逻辑函数表达式F abc abc abc abc683.1.2 组合逻辑电路设计4）化简、变换 F ab ac bc10F abc abc abc abc00011110abc00010111 F ab ac bc5）画出逻辑图&ab&c&F结论：一般化简为与-或式的函数，可采用两级电路形式。693.1.2 组合逻辑电路设计提问1：

36、若要采用或非门实现该电路？ F (a b) (a c) (b c) F a b a c b c011100101000011110abc1ab11c1F703.1.2 组合逻辑电路设计提问2：若要采用与或非门实现该电路？ F a b a c b c F ab ac bc1abc11&1F一个设计任务可以有多种实现方案，从而可以得到不同 的组合逻辑电路。究竟采用何种方法，视具体情况而定。713.1.2 组合逻辑电路设计例4：设计一个电路，用以判别：当输入8421BCD代码ABCD 的值在37的范围内时，电路输出1；否则电路输出0。解： 1）分析设计要求，并列真值表十进 制数A输入BCD输出P十进

37、 制数A输入BCD输出P0000005010111000106011012001007011113001118100004010019100101010110110111110110011113.1.2 组合逻辑电路设计2）写出逻辑函数表达式，并化简变换 P( A, B,C, D) m (3, 4, 5, 6,7) d (10,11,12,13,14,15) P( A, B,C, D) B CD P( A, B,C, D) B CD B CD3）画出逻辑图723.1.2 组合逻辑电路设计 P( A, B,C, D) AB ACD AB ACD设计思想“拒伪码”与“不拒伪码”相比较由于“不拒伪码

38、”的设计，在逻辑化简中充分利用了任意项，所得逻 辑函数表达式较简单，因而电路中使用的器件较少，实际设计中多采用 这种设计思想（即充分利用任意项，以使简化后的逻辑函数表达式尽可 能地简单）。73743.1.2 组合逻辑电路设计例：用与非门实现 F( A, B,C, D) m(0,1, 2, 3, 4, 5,7,8,10,11,12,13,14,15) AB CD BD AC圈1 ：F AB CD BD AC解：010000011110ABCD111011111011111110112级5个与非门 ABC D ABCD F ABC D ABCD圈0 ：F ABC D ABCD3级4个与非门结论：如

39、果对0格化简的函数表达式比对1格化简的表达 式少两项以上，则采用三级门比用两级门更简便。753.1.2 组合逻辑电路设计例：用与非门实现F( A, B,C, D) m(1,4, 6,7,12,13,14,15)解： F AB BC BD ABCD AB BC BD ABCD0100AB00011110CD11100101101000110110 F B( A C D) ABCD BACD ABCD BACD ABCD结论：如果函数的与-或表达式中有三个以上的乘积项 有公共因子，而各项剩余的只有一个变量。那么，提出公共 因子之后，用三级门比用两级门更简便。763.1.2 组合逻辑电路设计例：用6

40、个三输入端与非门实现如下函数。F( A, B,C, D) BCD ABCD ABCD ABC D ABCD解： F BD ABC D ABC D F BD BD( AC AC) BD BD( AC AC) BD BD( AC AC)010000011110ABCD1110111111多余端的处理方法：1）接“1”；和有用端并接；接大于3.2K的电阻。3.1.2 组合逻辑电路设计例5：选用同种逻辑功能门，实现组合逻辑函数F( A, B,C, D) m(4, 5, 6,7,8, 9,10,11,12,13,14)解： F AB AB BC AD AB AB BC AD00011110ABCD001

41、1101111111110111773.1.2 组合逻辑电路设计 F AB AB BC AD&A&F&BCD1111&F&ABA B CD783.1.2 组合逻辑电路设计00011110ABCD00011110 F ( A B)( A B C D) A B A B C D A B ABCD1110011101010111F( A, B,C, D) m(4, 5, 6,7,8, 9,10,11,12,13,14)793.1.2 组合逻辑电路设计F AB AB BC AD A(B D) B( A C) ABD BAC ABD BAC803.1.2 组合逻辑电路设计 F AB AB BC AD生成项

42、 A( A BCD) B(B ACD) AABCD BABCD AABCD BABCD&AAB AD AB AD BD AB BC AB BC AC F AB AB AD BC BD AC F A(B C D) B( A C D) ABCD BACD&CD&FB81823.1.2 组合逻辑电路设计由本例可以看出，在没有反变量输入的条件下，组合电 路的结构为3级门结构。第1级为输入级，与非门器件的多少，取决于函数中乘积项 所包含的尾部因子种类的多少。所谓尾部因子，是指每个乘 积项中带非号部分的因子。第2级为中间级或称为与项级，它们包含器件的多少，取决 于乘积项的多少。第3级为输出级或称为或项级。

43、在只有原变量输入、而没有反变量输入的条件下，为了 获得最佳设计结果，应尽可能地合并乘积项，以减少第2级 器件数；同时尽可能减少尾部因子的种类，以减少第1级器 件数。833.1.2 组合逻辑电路设计一般采取如下五个步骤进行设计：用卡诺图化简逻辑函数，得到最简与-或式。利用公式，寻找所有的生成项，将加入后能进行合并的有用 生成项，加入到原最简式中进行乘积项合并。能进行合并的 乘积项指除尾部因子之外的其它变量因子完全相同的乘积项。 根据这个原则，选取有用生成项，加入到最简式中进行乘积 项合并。进行尾部因子变换，尽可能减少尾部因子种类。两次求反，得到与非-与非表达式。画出逻辑电路图。3.1.2 组合逻

44、辑电路设计例6：用与非门实现解：23F ( A, B,C) F ( A, B,C) m(0,1,4,5,6) F1( A, B,C) m(1，3，5，6，7)m(0，1, 2, 3,6)843.1.2 组合逻辑电路设计1 2F C ABF A BCF3 B AC853.1.2 组合逻辑电路设计1 2F C ABCF A ABCF3 B ABC86783.3 用中规模集成器件实现组合逻辑电路逻辑函数对照法（P109）逻辑抽象。写出逻辑函数表达式。将待实现的逻辑函数表达式进行变换，尽可能使其变换成与MSI器 件的表达式完全相同的形式或类似的形式。将它们的表达式进行对比，若两者完全一致，则使用这种器

45、件最为 简便；若两者仅仅部分相同则需根据具体情况适当处理：器件有多 余输入端时可空闲不用，器件容量不足时需要扩展后再应用。根据逻辑函数式对照比较的结果，将输入变量接到MSI对应的输入 端，同时将多出的输入端视具体情况接1或0，就得到所需的电路。一般来说，使用数据选择器实现单输出函数方便；使用译 码器和附加逻辑门实现多输出函数方便；对一些具有某些特点 的逻辑函数，如逻辑函数输出为输入信号相加，则采用全加器 实现较为方便。3.3.1 用数据选择器实现n变量的组合逻辑函数表3-9 8选1数据选择器CT74151真值表STA2A1A0YW1010000D0D00001D1D10010D2D20011D

46、3D30100D4D40101D5D50110D6D60111D7D7ST 0 A2 A1 A0 D3 A2 A1 A0 D4 A2 A1 A0 D5 A2 A1 A0 D3 A2 A1 A0 D4 A2 A1 A0 D5 A2 A1 A0 D6 A2 A1 A0 D7 YA2 A1 A0 D0 A2 A1 A0 D1 A2 A1 A0 D2 A2 A1 A0 D6 A2 A1 A0 D7 WA2 A1 A0 D0 A2 A1 A0 D1 A2 A1 A0 D20100011110A2 A1A0D 0D 2D 6D 4D 1D 3D 7D 588893.3.1 用数据选择器实现n变量的组合逻辑

47、函数用MUX实现组合逻辑电路实际做对比时，往往并不需要 对比表达式，而是将MUX的卡诺图和函数的卡诺图进行 比对，一般可按以下步骤进行：画出要求实现的逻辑函数F 的卡诺图；画出选用数据选择器件输出Y 的卡诺图；对比两者卡诺图，确定逻辑函数F中各自变量与MUX 选择输入变量的关系，为使Y = F ，需使各对应的最 小项的系数相等；画出逻辑图。1、用具有n个地址输入端的MUX实现n变量的组合逻辑函数（P109）例7：用8选1数据选择器实现函数 F( A, B,C) AB AC BC解：1000011110ABC01111101100011110A2 A100AD 0D 2D 6D 4D 1D 3D

48、 7D 5用具有n 个地址输入的数据 选择器来实现n 变量的函数是十 分方便的，它不需要将函数化简 为最简式，只要将输入变量加到 地址端，选择器的数据输入端按卡诺图中最小项格中的值（0或1）对应相连。MUXFA B CST0123456710Y907A2 A1 GA0 2、用具有n个地址输入端的MUX实现m变量的组合逻辑函数（m n）例8：用8选1数据选择器实现函数F( A, B) AB AB AB解1：12100011110A A00AD 0D 2D 6D 4D 1D 3D 7D 50101AB0111YF2A BSTMUX0123456707A1 A0 GA 当输入变量小于数据选择器 的地

49、址端数时，只需将多余的地 址输入端接高电平或接地，并将 相应的数据输入端做一定处理， 仍然采用逻辑函数对照法实现即可。1912、用具有n个地址输入端的MUX实现m变量的组合逻辑函数（m n）由于有n 个地址端的数据选择器一共有2n 个数据输入 端，而m 变量的函数一共有2m 个最小项，所以用只有n 个地 址端的数据选择器来实现 m（m n）变量的函数，有两种 方法：一种方法是将2n 选1数据选择器扩展成2m 选1数据选择 器，称为扩展法;另一种方法是将m 变量的函数，采用降维的方法，转 换成为n 变量的函数，使由2m 个最小项组成的逻辑函 数转换为由2m-n 个子函数组成的逻辑函数，而每一个

50、子函数又是由2n 个最小项组成，从而可以用2n 选1数据 选择器实现具有2m 个最小项的逻辑函数，通常称为降 维图法。（1）、扩展法（P111）例9：用8选1MUX实现函数 F( A, B,C, D) m(1,5, 6,7,9,11,12,13,14)解1：94（1）、扩展法（P111）例9：用8选1MUX实现函数 F( A, B,C, D) m(1,5, 6,7,9,11,12,13,14)解2：9596（2）、降维图法（P112）维数一般将卡诺图的变量数称为该图的维数。降维卡诺图（降维图）在一个函数的卡诺图中，函数的所有变量均为卡诺图的 变量，图中每一个最小项方格，都填有1或0或任意值。如

51、 果把某些变量也作为卡诺图小方格内的值，则会减少卡诺图 的维数，这种卡诺图称为降维卡诺图，简称降维图。记图变量作为降维图小方格中值的那些变量称为记图变量。（2）、降维图法（P112）例10：把如下4变量卡诺图降维成3变量卡诺图（以D为记图变量）。解：0001011110AB 00CD00000011011001111110如果记图变量为x，对于原卡诺图（或降 维图）中，当x 0时，原图单元值为F；x 1 时，原图单元值为G。则在新的降维图中对应 的降维图单元中填入子函数 xF xG。其中F 和G可以为0，可以为1，可以为某另一变量，也 可以为某一函数。0100011110ABCD 0 D 0

52、0D 0 D 0 0D 0 D 0 0D 1 D 1 1D 0 D 1 D D 1 D 1 1D 0 D 1 DD 1 D 0 D00DD011D97（2）、降维图法（P112）课堂练习1：在此基础之上，以C为记图变量继续降维。01011110AB 00C00DD011D0101ABC 0 C 0 0C 0 C 1 CC D C D C D C D C 1 CD C C D0C DCC D课堂练习2：以A、B为记图变量降维。0110CDAB 0 AB 0 AB 0 AB 0 00A BAB0001011110AB 00CD00000011011001111110AB 0 AB 0 AB 1 A

53、B 1 AAB 0 AB 1 AB 1 AB 1 A BAB 0 AB 1 AB 1 AB 0 B9899（2）、降维图法（P112）例11：用8选1MUX实现 F( A, B,C, D) m(1,5, 6,7,9,11,12,13,14)解：（1）做出F 的卡诺图及其3变量降维图，以D为记图变量。0001011110AB 00CD 001011110101011011100100011110ABCDD1D01DD010001111021A AA0D 0D 2D 6D 4D 1D 3D 7D 5（2）将降维图与8选1MUX的卡诺图比较。（3）画出逻辑电路。01234567A2 A G1 A0

54、Y07MUXA B CSTFD11（2）、降维图法（P112）例12：用8选1MUX实现F(A, B,C, D, E) m(0,1,3,9,11,12,13,14, 20, 21,22, 23, 26, 31)解：00010100CD 10000010010101011110E 00001111000011110ABAB CD 11001100001101011110E 10100011110ABCD EEDE00D DE1E0001111001AB00CD 11101001E00EEE00EE10101（2）、降维图法（P112）0100011110ABCDDEEDDE00DEDE17AA

55、2 G 01 A 0 ABCS TF1&D E&DEDDEDEYMUX DDE012345672 101D0 D E DE DDE D1 0D ED D E DE3D4 0D5 1D DE DDE6D7 DE101A B0C(D E) CDCECCE C(D E) CE CDCECDE CDESTA 01 GA0 Y3 MUX0123ST0A 1 GA0 Y3 MUX0123STA1 0A G 30 YMUX0123STA1 0A G 30 YMUX0123ABFC DE1110CD0110E00110CDE1EE0110CD00EE1021033.3.1 用数据选择器实现n变量的组合逻辑函数

56、使用数据选择器实现单输出函数小结数据选择器虽然实现组合逻辑函数十分方便，但它仅对实现单输出 的逻辑函数方便；而对于多输出函数，每个输出就需至少一块数据选择 器组件。用1片8选1数据选择器可以实现任意单输出二变量、三变量、四变 量的组合逻辑函数。在mn 时，只要将输入变量加到地址端，选择器的数据输入端按卡 诺图中最小项格中的值（0或1）对应相连。在m n 时，可采用扩展法和降维法。若采用降维法，选择哪些变量作为地址，哪些变量作为记图变量，可以是任意的，但不同选择方案会 有不同结果。要得到最佳方案，必须对原始卡诺图进行仔细分析，以选 择子函数最少或最简单的方案。S T ASTB STCA 2A1A

57、 0Y 7Y 6Y 5Y 4Y 3Y 2Y1Y 0111111111011111111100001111111010001111111011001011111011100111111011110100111011111010111011111101101011111110111011111112621063.3.2 用译码器实现组合逻辑函数 Y0 A2 A1 A0 m0 A2 A1 A0 M0 A2 A1 A0 MY3 A2 A1 A0 m3 A2 A1 A0 M3Y4 A2 A1 A0 m4 A2 A1 A0 M4Y5 A2 A1 A0 m5 A2 A1 A0 M5Y A A A m A2

58、A1 A0 M6 Y7 A2 A1 A0 m7 A2 A1 A0 10M4 7Y1 A2 A1 A0m1 A2 A1 A0 M1Y2 A2 A1 A0 m21053.3.2 用译码器实现组合逻辑函数一个n 变量的完全译码器（即变量译码器）的输出包含 了n变量的所有最小项。用n 变量译码器加上输出门，就能 获得任何形式的输入变量不大于n 的组合逻辑函数。将组合逻辑函数写成最小项表达式，并进行形式变 换；将输出表达式与译码器输出表达式逻辑函数对照；画出逻辑图。1063.3.2 用译码器实现组合逻辑函数例13：用3线-8线译码器实现一位全加器。 解：ABCISCOABCISCO00000100100

59、01101010101010110010110111111 S m1 m2 m4 m7 m1 m2 m4 m7 m1 m2 m4 m7 Y1 Y2 Y4 Y7CO m3 m5 m6 m7 m3 m5 m6 m7 m3 m5 m6 m7 Y3 Y5 Y6 Y71073.3.2 用译码器实现组合逻辑函数例13：用3线-8线译码器实现一位全加器。 解：12473567S Y Y Y Y CO Y Y Y Y1083.3.2 用译码器实现组合逻辑函数解：2 3例14：用3线-8线译码器实现一组多输出函数。 F1 AB AC BC F ABC ABC F AB ABC1F AB AC BC B(C C)

60、 AC(B B) BC( A A) m0 m1 m3 m5 m0 m1 m3 m5 m0 m1 m3 m5 Y0 Y1 Y3 Y5F2 ABC ABC m2 m7 m2 m7 m2 m7 Y2 Y7F3 AB ABC AB(C C) ABC m2 m6 m7 m2 m6 m7 m2 m6 m7 Y2 Y6 Y71093.3.2 用译码器实现组合逻辑函数利用译码器实现组合逻辑函数小结用1片3线8线译码器可以实现3变量的多输出组合逻辑 函数。利用译码器实现组合逻辑函数采用的是对照逻辑函数表 达式的方法。在设计时，要把输出函数的表达式变换成标准 与或式，即最小项表达式。利用译码器实现组合逻辑函数，尤