数字逻辑电路第六章ch06

1、6.5 若干典型的时序逻辑集成电路6.5.1 寄存器和移位寄存器6.5.2 计数器6.5 若干典型的时序逻辑集成电路1. 寄存器6.5.1 寄存器和移位寄存器寄存器:是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。 一个触发器能存储1位二进制代码，存储 n 位二进制代码的寄存器需要用 n 个触发器组成。寄存器实际上是若干触发器的集合。8位CMOS寄存器74HC374脉冲边沿敏感的寄存器8位CMOS寄存器74HC/HCT37411111101118位CMOS寄存器74LV374高阻HHH高阻LLH存入数据，禁止输出HHL对应内部触发器的状态LLL存入和读出数据Q0Q7DNCP

2、输出内部触发器输 入工作模式注意区别寄存器与锁存器的区别 ! P2802. 移位寄存器（用边沿敏感的触发器实现） 移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。按移动方式分单向移位寄存器双向移位寄存器左移位寄存器移位寄存器的逻辑功能分类移位寄存器的逻辑功能右移位寄存器(1) 基本移位寄存器（同步时序电路）（a）电路串行数据输入端串行数据输出端并行数据输出端D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1 =D1 = Q0nQ2n+1 =D2 =Qn1Q3n+1 =D3 = Qn2首先写出激励方程：其次,写出状态方程：(b) 工作原理D2

3、=Qn1D0 D2 D1 D3 1 0 1 1 0 1 1 0 1 1 0 00 0 0 0 0 0 0FF0 FF1 FF2 FF31CP 后2CP 后3CP 后4CP 后1101 1 Q0n+1=DSIQ1n+1 = Q0nQ2n+1 =Qn1Q3n+1 =Qn21011DSI =11010000,从高位开始输入 经过4个CP脉冲作用后，从DS 端串行输入的数码就可以从Q0 Q1 Q2 Q3并行输出。 串入并出 经过7个CP脉冲作用后，从DSI 端串行输入的数码就可以从DO 端串行输出。 串入串出（C）典型集成电路内部逻辑图8位移位寄存器74HC/HCT16474HC/HCT165 ?(2

4、) 多功能双向移位寄存器多功能移位寄存器工作模式简图（a）工作原理高位移向低位-左移低位移向高位-右移高位低位实现多种功能双向移位寄存器的一种方案(仅以FFm为例)S1S0=00S1S0=01高位移向低位S1S0=10S1S0=11并入不变低位移向高位数据选择器CMOS 4位双向移位寄存器74HC/HCT194 （2）典型集成电路74HCT194 的功能表 7D3D2D1D0DI3DI2DI1DI0HHH6H HLHH5LLLHH4HHHLH3LLHLH2LLH1LLLLLDI3DI2DI1DI0左移DSL右移DSRS0S1行并行输入时钟CP串行输入控制信号清零输 出输 入2. 计数器的分类按

5、脉冲输入方式，分为同步和异步计数器按进位体制，分为二进制、十进制和任意进制计数器按逻辑功能，分为加法、减法和可逆计数器概 述1. 计数器的逻辑功能 计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。6.5.2 计 数 器同步计数器异步计数器加计数器减计数器可逆计数器二进制计数器非二进制计数器 十进制计数器 任意进制计数器加计数器减计数器可逆计数器二进制计数器非二进制计数器 十进制计数器 任意进制计数器(1) 异步二进制计数器-4位异步二进制加法计数器 工作原理1. 二进制计数器结论: 计数器的功能：不仅可以计数也可作为分频器。如考虑每个触

6、发器都有1tpd的延时，电路会出现什么问题？异步计数脉冲的最小周期 Tmin=n tpd。（n为位数） 典型集成电路中规模集成电路74HC/HCT393中集成了两个4位异步二进制计数器在 5V、25工作条件下，74HC/HCT393中每级触发器的传输延迟时间典型值为6ns。74HC/HCT393的逻辑符号Q0在每个CP都翻转一次Q1仅在Q0=1后的下一个CP到来时翻转FF0可采用T=1的T 触发器FF1可采用T= Q0的T触发器Q3仅在Q0=Q1=Q2=1后的下一个CP到来时翻转FF2可采用T= Q0Q1的T触发器Q2仅在Q0=Q1=1后的下一个CP到来时翻转FF3可采用T= Q0Q1Q2的T

7、触发器4位二进制计数器状态表0000016111111500111140101113000111201101110010110010019000018011107001106010105000104011003001002010001000000Q0Q1Q2Q3进位输出电路状态计数顺序(2)同步二进制加计数器工作原理4位同步二进制加计数器逻辑图CE=0保持不变CE=1计数4位二进制同步加计数器时序图典型 集成计数器74LVC1612选1数据选择器时序图TC=CETQ3Q2Q1Q074LVC161逻辑功能表输 入输 出清零预置使能时钟预置数据输入计 数进位CEPCETCPD3D2D1D0Q3Q2

8、Q1Q0TCLLLLLLHLD3D2D1D0D3D2D1D0*HHL保持*HHL保持LHHHH计数*CR的作用？PE的作用？ 一般中规模同步计数器具有速度快、输出波形好，应用非常广泛，常具有多个功能。1、可逆计数 用两种方式U/D 加/减 控制端方式；双时钟方式：CP + ，CP外部时钟 CP+ 加法 CP 接 1/0外部时钟 CP 减法 CP + 接 1/02、预置数功能（LD)预置分为同步预置异步预置LD信号有效后并不立即预置而是等到下一个CP有效沿到来时才完成预置功能，即与CP同步。LD信号有效后立即预置，而与CP无关。3、复位/清零（RD）清零分为同步清零异步清零RD信号有效后并不立即

9、清零而是等到下一个CP有效沿到来时才完成预置功能，即与CP同步。RD信号有效后立即清零，而与CP无关。4、其他功能 一般同步计数器具有：进位/借位功能，计数使能功能。可用于控制计数器能否计数和多片计数器之间的级联。一般同步计数器是上升沿触发（CP)一般异步计数器是下升沿触发（CP)但有的计数器可以上/下升沿触发例6.5.1 试用74LVC161构成模216的同步二进制计数器。TC=CETQ3Q2Q1Q0IC1的CET=1？（1）异步二-十进制计数器（74HC/HCT390中的一个）将图中电路按以下两种方式连接：试分析它们的逻辑输出状态。 接计数脉冲信号，将Q0与相连； 接计数脉冲信号，将Q3与

10、相连。2. 非二进制计数器25CP0CP1 CR Q0 Q1 Q2 Q374HCT390之一二五十进制计数器5421码8421码两种连接方式的状态表计数顺序连接方式1（8421码）连接方式2（5421码）Q3Q2Q1Q0Q0Q3Q2Q1000000000100010001200100010300110011401000100501011000601101001701111010810001011910011100集成十进制同步计数器 集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而

11、74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。 74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。 74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。是可以预置的十进制同步加/减计数器异步清零、异步置数注：74LS192功能表及管脚图如下：74LS192功能表CPUCPDCRDCBAQDQCQBQA10 0 0 000d c b ad c b a110加计数110减计数1110保持原状态LDCPU

12、QAQBQCQDCO构成 N进制计数器我们在这里要解决的问题是： 如何用一个中规模M进制的计数器，实现一个N进制的计数器 （M N）？ 实际上就是一个多余的状态如何取掉的问题。 有两种方法：反馈清零法和反馈置数法1、反馈清零法 计数器可以计M个状态，实际只有N个状态（NM）则当第N+1个状态出现时，我们使清零端有效，强迫计数器回到最初的0状态，就可以实现N进制计数器。(异步清零) 计数器可以计M个状态，实际只有N个状态（NM）则当第N个状态出现时，我们使清零端有效，在下一个时钟沿到来时计数器回到最初的0状态，就可以实现N进制计数器。(同步清零)2、反馈置数法 反馈置数法的基本原理是：当计数达到

13、某一特定值时，使计数器的置位允许端有效（通常为低电平），数据输入端等于要置入的数据，在下一个时钟沿到来时，置入新数据，以此跳过多余的状态。(同步置数) 当计数达到某一特定值时，使计数器的置位允许端有效（通常为低电平），数据输入端等于要置入的数据，并强迫置入新数据，以此跳过多余的状态。(异步置数)S0SN-2S2SM-1S1SN-1SNSM-2同步清零异步清零 反馈清零法S0Si+1SiSM-1Si-1Si+N-2同步置数异步置数Si+N-1Si+N初值 反馈置数法预置 计数 预置 计数 预置 计数 （2） 用集成计数器构成任意进制计数器 例6.5.3 用74LVC161构成九进制加计数器。 解

14、：九进制计数器应有9个状态，而74 LVC 161在计数过程中有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。反馈清零法 (2) 反馈置数法 P299 例6.5.47419274192COBOCRCRCPUCPDCPUCPDCP1010=100 进制用74LS192实现24进制的加计数器。7419274192COBOCRCRCPUCPDCPUCPDCPQD QC QB QAQD QC QB QALDLD“1”&“1”“1”清零计数加法24进制计数器“1”74HCT161如何实现24进制？ 试用同步十进制加/减计数器（双时钟，可预置）74LS192设计下列24进制的减计数器： 二十

15、四进制减计数器（由2310到00递减计数）。 7419274192COBOCRCRCPUCPDCPUCPDCPD C B ALDLD“1” 0 0 1 1 0 0 1 0&“1”23 09910是一个很短的过程.D C B AQD QC QB QAQD QC QB QA(2)10(3)1060进制如何设计？注：74LS192功能表及管脚图如下：74LS192功能表CPUCPDCRDCBAQDQCQBQA10 0 0 000d c b ad c b a110加计数110减计数1110保持原状态LD1、用同步清零端或置数端归零构成N进制计数器2、用异步清零端或置数端归零构成N进制计数器（1）写出状

16、态SN-1的二进制代码。（2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。（3）画连线图。（1）写出状态SN的二进制代码。（2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。（3）画连线图。利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。在前面介绍的集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步

17、清零和异步置9功能。对于反馈置数法来说:一般有 置零法; 置最小数法; 置最大数法; 置任意数法。这里也要注意：同步置数与异步置数置数法预置法同步预置异步预置置零法置最小数法置最大数法所置数译码数所置数译码数设为加法计数用一个中规模M进制的计数器，实现一个N进制的计数器0N10 NM N进位信号进位信号M N 1M 1M 1N 2N 1举例：用74LS161实现模7的计数器：QD QC QB QAD C B AETEP1RCOLDCP&置零法QD QC QB QAD C B AETEP1RCOLDCP置最小数法1 0 0 119 10 11 12 13 14 15 QD QC QB QAD C

18、 B AETEP1RCOLDCP置最大数法1 1 1 1&15 0 1 2 3 4 5 QD QC QB QAD C B AETEP1RCOLDCP1 0 0 017416174151 C B AG0 1 2 3 4 5 6 71FY设计一个11100010序列信号发生器 工作原理置初态Q3Q2Q1Q0=0001， a、基本环形计数器状态图(3) 环形计数器第一个CP:Q3Q2Q1Q0=0010， 第二个CP:Q3Q2Q1Q0=0100， 第三个CP:Q3Q2Q1Q0=1000， 第四个CP:Q3Q2Q1Q0=0001， 第五个CP:Q3Q2Q1Q0=0010， (a)电路b、扭环形计数器(b

19、)状态表状态编号Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000(c)状态图置初态Q3Q2Q1Q0=0001， 10个状态状态编号Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000译码电路简单,且不会出现竞争冒险计数器的Verilog建模：74LVC161module counter74x161(CEP,CET,PE,D,CP,CR,Q,TC); input CEP,CET,PE,CP,CR; input 3:0

20、D; output TC; output 3:0 Q; reg 3:0 Q; wire CE; assign CE=CEP & CET; assign TC=CET&(Q=4b1111); always(posedge CP or negedge CR) if (CR) Q=4b0000; /异步清零 else if(PE) Q=D; /同步置数 else if(CE) Q=Q; else Q=Q+1b1;endmoduleP304例6.6.2行为描述module m10_counter(CE,CP,CR,Q); input CE,CP,CR; output3:0 Q; reg 3:0 Q;

21、always(posedge CP or negedge CR) if(CR) Q=4b1001) Q=4b0000; else Q=Q+1b1; end else Q=Q;endmodule计数器的Verilog建模：可异步清零的同步十进制计数器行为描述P306例6.6.4计数器的Verilog建模：模为 60 的 BCD 码加法计数器module count60(qout,cout,data,load,cin,reset,clk); output7:0 qout; output cout; input7:0 data; input load,enable,clk,reset; reg7:0 qout; always (posedge clk) /clk 上升沿时刻计数 begin if (reset) qout =0; /同步复位行为描述else if(load) qout=data; /同步置数else if(enable) begin if(qout3:0=9) begin qout3:0=0; /低位是否为 9，是则 /回 0，并判断高位是否为 5 if (qout7:4=5) qout7:4=0; else qout7:4=qout7:4+1; end else qout3:0=qout3:0+1; end en