FPGA在软件无线电中的应用

1、Alterra中文资资料FPGA在在软件无线线电中的应应用介绍软件无线电（SDR）是具有可重配置硬件平台的无线设备，可以跨多种通信标准。它们因为更低的成本、更大的灵活性和更高的性能，迅速称为军事、公共安全和商用无线领域的事实标准。SDR成为商用流行的主要原因之一是它能够对多种波形进行基带处理和数字中频（IF）处理。IF处理将数字信号处理的领域从基带扩展到RF。支持基带和中频处理的能力增加了系统灵活性，同时减小了制造成本。基带处理无线标准不断地发展，通过先进的基带处理技术如自适应调制编码、空时编码（STC）、波束赋形和多入多出（MIMO）天线技术，支持更高的数据速率。基带信号处理器件需要巨大的处

2、理带宽，以支持这些技术中大计算量的算法。例如，美国军事联合战术无线系统（JTRS）定义了军事无线中20多种不同的无线波形。一些更复杂的波形所需的计算能力在标准处理器上是每秒数百万条指令（MIPS），或者如果在FPGA实现是数千个逻辑单元。协处理器特性SDR基带处理通常需要处理器和FPGA。在这类应用中，处理器处理系统控制和配置功能，而FPGA实现大计算量的信号处理数据通道和控制，让系统延迟最小。当需要从一种标准切换至另一种标准时，处理器能够动态地在软件的主要部分间切换，而FPGA能够根据需要完全重新配置，实现特定标准的数据通道。FPGA可以作为协处理器同DSP和通用处理相连，这样具有更高的系统

3、性能和更低的系统成本。自由地选择在哪实现基带处理算法为实现SDR算法提供了另一种方式的灵活性。 基带部件也需要足够灵活让所需的SDR功能支持在同一种标准增强版本之间的移植，并能够支持完全不同的标准。可编程逻辑结合软核处理器和IP，具有了提供在现场远程升级的能力。图1 是一个框图，其中FPGA能够通过IP功能如Turbo编码器、Reed-Solomon编码器、符号交织器、符号映射器和IFFT，很容易地重配置支持WCDMA/HSPDA或802.16a标准的基带发送功能。 图1. 两种无线信号的SDR基带数据通道重配置例子数字IF处理数字频率变化具有比传统模拟无线处理方式更高的性能。FPGA提供了一

4、种高度灵活和集成的平台，在这之上以合理的功率实现大计算量的数字IF功能，这在便携系统中是一个关键的因素。能够在FPGA实现的IF功能包括数字上变频器（DUC）和下变频器（DDC），以及数字预畸变（DPD）和波峰系数削减（CFR），帮助降低功放的成本和功率（见图2）1. DUC:数字上变频器 2. CFR: 波峰系数削减 3. DPD: 数字预畸变 4. DDC: 数字下变频器 5. PA: 功放 6. LNA: 低噪放 图2. 在SDR架构中中频处理单元例子数字上变频器数字格式（在基带处理单元和上变频器之间一般需要）可以顺利地加到上变频器的前端。这项技术为上变频器提供了全定制的前端，容许信道化

5、的高带宽输入数据。定制逻辑或软核嵌入式处理器可用来控制上变频器和FPGA中实现的基带处理单元之间的接口。在数字上变频中，输入数据在用可调的载波频率进行正交调制之前经过基带滤波和插值。为了实现插值基带有限冲激响应（FIR）滤波器，必须在速度面积之间进行权衡为特定的标准获得优化的固定或自适应架构。数控振荡器核也能够产生多种架构，它们具有超过115db无寄生动态范围和非常的高性能。根据支持的频率分配数量，在FPGA中可以很容易地例化多个上变频器。波峰系数削减3G 基于CDMA的系统和多载波系统如正交频分复用（OFDM）的信号具有很高的峰平比（波峰系数）。这样的信号会极大地降低基站中功放的效率。对多波

6、形标准，在FPGA中实现的波峰系数削减技术是一种降低功放成本和复杂度的合算的方式。数字预畸变高速移动数据传输采用非恒包络调制技术如QPSK和正交幅度调制（QAM）。这对PA的线性度有严格的要求。DPD线性化技术，包括查找表和多项式方式都可以有效地在包含DSP块的FPGA中实现。这些DSP块中的乘法器可以在很高的时钟速率下运行，可以有效地分时实现复数乘法。当SDR基站中使用FPGA时，FPGA可以为特定的标准重配置来实现合适的DPD算法，有效地线性化PA。数字下变频器在接收器侧，数字IF技术可以对IF信号进行采样，在数字域执行信道化和采样率转换。使用降采样技术，高频IF信号（同时100MHz以上

7、）可以被量化。因为不同的标准有不同的码片/比特速率，对SDR应用需要非整数采样率，把采样数转换为任何标准基本码片/比特速率的整数倍。结论FPGA提供了通用的计算结构，非常适合于软件无线电中基带和IF数字处理的需要。另外，结合通用处理器或DSP，它们作为通用处理器或DSP软件处理的硬件协处理器，能够增强功能，改善吞吐量，减小系统成本和降低系统功率。作者：Joel A. SeelyTechnical Marketing ManagerAutomotive, Industrial and Military Business UnitAltera Corporation采用编译增增强技术，提提高高密度

8、度FPGAA设计工作作效率现场可编程程门阵列（FPGA）体系创新以及向90nm工艺技术的过渡显著提高了FPGA的密度和性能。FPGA设计人员不仅需要更高的逻辑密度和更快的性能表现，还要求具有嵌入式处理器、数字信号处理（DSP）模块以及其他硬件IP结构等复杂的器件功能。但是，由于FPGA设计规模越来越大、越来越复杂，为了能够抓住稍纵即逝的市场机会，设计人员必需尽快完成其设计。FPGA器器件供应商商一直努力力提高编译译时间效率率，改善时时序逼近流流程，但是是却无法满满足设计人人员更高效效工作的要要求。Allteraa Quaartuss II软件件5.0增强强编译技术术明显缩短短设计迭代代时间，在

9、在关键性能能通路上进进行设计优优化，保持持性能已达达到要求的的区域特性性不变，该该技术是前前所未有的的，极大的的提高了设设计效率。编译增强优优势现在的一个个高级FPPGA标准准编译流程程包括RTTL综合、布局布线线等，高密密度FPGGA的每次次设计编译译在任何情情况下都要要耗费455分钟到4个多小时时的时间，这这显然限制制了设计人人员每天所所能进行的的迭代次数数，可能会会少至两次次，明显减减缓了设计计过程。设设计人员采采用标准编编译设计流流程来优化化部分设计计时序性能能时也会降降低设计效效率。这种种优化通常常不利于逻逻辑布局，影影响设计中中其他部分分的性能，不不得不进行行额外的多多次设计迭迭代

10、。对于当今的的高密度、高性能FFPGA设设计，必需具有有设计和调调试阶段快快速迭代的的能力。Alteera QQuarttus III软件5.00为高密度度FPGAA设计提供供了最先进进的技术，如如以前只有有专用集成成电路（AASIC）才才具有的增增强设计和和编译能力力等。与相相应的ASSIC相比比，FPGGA编译效效率更高，ASIC即使采用增强方法，仍需要几小时到几天的时间来完成编译，而FPGA编译只需要几分钟到几小时的时间。设计人员采采用Quaartuss II增增强编译技技术，可以以逐步编译译其设计分分区，比进进行全部设设计的标准准编译时间间缩短近770%。性性能保留是是增强编译译技术的

11、另另一个主要要优势。通通过只对设设计中的一一个分区进进行编译，可可以保持其其他部分的的性能和结结果不变。这种性能能保留特性性使设计人人员能够以以更少的设设计迭代，更更高效的达达到时序逼逼近 Quarrtus II 55.0编译译增强设计计流程。编译增强使使设计人员员能够以逻逻辑和物理理分区的形形式组织设设计，进行行综合和适适配。只针针对特定设设计分区进进行新的编编译，从而而能够显著著缩短设计计迭代时间间。编译增增强特性有有助于基于于模块的设设计，对没没有修改的的设计模块块，保持其其性能不变变。设计人人员还可以以只对特定定设计分区区采用物理理综合等优优化技术，而而不改动其其他模块。传统上，一一个

12、层次设设计在进行行逻辑综合合和适配之之前转换为为单一的网网表，每修修改一次设设计，就要要对整个设设计进行重重新编译，减减缓了设计计过程。而而编译增强强特性使设设计人员能能够沿任意意层次边界界划分设计计分区。采采用Alttera Quarrtus II软件件，可分别别对不同的的层次设计计分区进行行综合和适适配。分区区可以组合合、合并形形成网表后后，进入后后面的Quuartuus III编译流程程。重新编编译设计时时，设计人人员可以为为每个分区区选择使用用新的源代代码、后综综合结果以以及后适配配结果。编译增强设设计流程Quarttus III编译增增强特性改改善了标准准Quarrtus II设计计

13、流程，使使设计人员员能够重新新使用、保保留前次编编译结果，节节省编译时时间。在一一个标准设设计流程中中，源代码码完成后，如如果修改设设计中的任任何部分，设设计都要重重新进行编编译，处理理源代码，布布局所有逻逻辑。采用用这种方法法的原因之之一在于能能够得到质质量最佳的的结果。通通过处理全全部设计，编编译器能够够进行全局局优化，改改善面积大大小，提高高性能。但但是，对于于有些情况况，需要采采用增强编编译设计流流程。当选选好设计中中的一个分分区，并在在器件平面面布置中进进行布局后后，设计人人员可以加加速其设计计编译时间间，而保持持结果质量量不变，甚甚至提高结结果质量。设计人员可可能希望在在设计主体体

14、完成后，在在设计后期期修改或优优化一个特特定模块时时，采用编编译增强技技术。在这这种情况下下，他们可可以保持没没有改动的的模块性能能不变，缩缩短后面迭迭代的编译译时间。编编译增强特特性在有些些情况下，能能够同时有有利于缩短短编译时间间和达到时时序逼近。设计中有有些分区丢丢失或不完完整时，该该特性还可可以用于对对其他分区区进行编译译和优化。设计分区和和设计层次次通常的设计计实践是生生成模块化化或层次化化的设计，对对实体分别别进行设计计，然后在在高级工程程中例化，形形成一个完完整的设计计。编译增增强技术对对设计中的的每个实体体不自动处处理为设计计分区；设设计人员必必需在该工工程顶层以以下，指定定一

15、个或多多个层次。生成分区区使编译器器不对整个个分区边界界进行优化化，但仍可可以通过对对每个分区区分别进行行综合和布布局，来实实现编译增增强技术。 层次设设计使边界界独立的分分区能够采采用编译增增强技术。由于分区必必需由层次次化的边界界进行隔离离，因此分分区无法成成为一个层层次化实体体中逻辑的的一部分。形成一个个分区后，该该分区内的的每个层次次化实体成成为同一分分区的组成成。设计人人员能够在在一个已有有分区中，为为该层次化化实体生成成新的分区区，在这种种情况下，新新分区中的的实体不再再是更高级级别分区的的组成部分分。设计分区和和物理区域域编译增强特特性的设计计分区为逻逻辑分区，有有别于器件件平面

16、布置置图中的物物理区域，在在平面布置置图中，对对大小和位位置进行了了规定。一一个逻辑设设计分区不不是指器件件的物理部部分，不用用于直接控控制逻辑布布局。一个逻辑设设计分区在在设计层次次之间建立立一个虚拟拟边界，因因此每个分分区分别进进行编译，彼彼此之间不不会发生逻逻辑优化。在采用编编译增强技技术建立设设计时，建建议设计人人员将每个个设计分区区分配给一一个物理区区域，来提提高结果质质量。生成设计分分区的建议议设计人员规规划设计时时，应牢记记每个分区区的大小和和范围，以以及设计中中的不同部部分在设计计过程中会会怎样变化化。由于采采用分区时时，不会出出现交叉边边界优化，设设计结果质质量以及性性能会随

17、着着分区数量量的增加而而下降。因因此，尽管管更多的分分区能够更更大的缩短短编译时间间，设计人人员还是应应该限制分分区数量，防防止结果质质量下降。在ASICC设计流程程中，设计计人员要记记录每个分分区的输入入和输出端端口，尽可可能避免越越过分区边边界的任何何时延。此此外，设计计人员应尽尽量减少越越过分区边边界的通路路数量，以以简化时序序逼近处理理，也应尽尽可能以时时钟域来划划分区域。生成设计平平面布置图图一旦完成设设计分区后后，设计人人员应在器器件中为每每个分区分分配一个物物理位置。分区设计计生成平面面布置图的的最简单办办法是对每每个分区（包包括顶层分分区）生成成一个物理理位置约束束。对于采用编

18、编译增强的的设计而言言，平面布布置图位置置规划非常常重要，这这是因为当当器件中某某个区域的的多数资源源已经占用用时，它可可以帮助避避免适配器器向该区域域放置或替替换部分设设计。在这这种情况下下，其他分分区的后适适配网表布布局迫使适适配器在器器件的空闲闲部分放置置新的或修修改后的分分区。这样样做会直接接导致两个个不利结果果。第一，由由于物理约约束的数量量增多，适适配器必需需全速运转转，因此编编译时间明明显延长。第二，由由于目标分分区的布局局分散在器器件中，因因此结果质质量会下降降，有时甚甚至非常显显著。 带带有位置分分配的典型型器件平面面布置图。 不带带有位置分分配的典型型器件平面面布置图。利用

19、Quaartuss II早早期时序估估算器的优优势早期时序估估算器不必必进行完整整的设计编编译，即可可提供准确确的设计时时序估算。估算结果果平均在实实际设计性性能的111以内。设计人员员可以采用用时序逼近近平面布置置图编辑器器来查看该该功能生成成的“布局估算算”，识别出出关键通路路，根据需需要加入或或修改平面面布置图约约束。然后后，早期时时序估算器器能够迅速速评估平面面布置图位位置分配或或逻辑修改改的效果，对对设计变量量进行快速速迭代，帮帮助设计人人员找到最最佳方案。分区和平面面布置图方方案成功的的关键设计人员在在为结果生生成平面布布置图位置置分配之前前，应对结结果进行比比较，如果果不能符合合

20、以下准则则，应考虑虑采用其他他方案： 在在设计分区区完成和生生成平面布布置图位置置分配之后后，不应观观察到fMAX劣化化。在许多多情况下，允允许fMAX略有有增加。 在设计分分区完成和和生成平面面布置图位位置分配之之后，面积积增加不应应超过5。 布布线阶段花花费的时间间不应明显显增加。如如果布线时时间明显增增加，平面面布置图位位置分配可可能产生了了大量的布布线拥塞。为帮助修改改和优化每每个分区的的位置分配配，设计人人员可采用用Quarrtus II软件件的时序逼逼近平面布布置图来确确定布线拥拥塞的区域域。结论Alterra Quuartuus III编译增强强技术显著著缩短了设设计迭代时时间，

21、其性能保保留特性是是前所未有有的，极大大的提高了了设计人员员工作效率率。设计人人员采用该该技术每天天能够进行行4至5次的高密密度FPGGA设计迭迭代，而采采用传统编编译方法只只能进行11至2次迭代，设设计迭代时时间减少近近70%，明明显缩短了了全部开发发时间。编编译增强特特性实现的的性能保留留功能使设设计人员能能够以更少少的设计迭迭代，更高高效的达到到时序逼近近复用器重构构降低FPPGA成本本摘要本文介绍了了一种新的的能够降低低FPGAA实际设计计20成本本的综合算算法。该算算法通过减减少复用器器所需查找找表（LUUT）的数数量来实现现。算法以以效率更高高的4:11复用器替替代2:11复用器树

22、树。算法性性能关键在在于寻找总总线上出现现的复用器器数量。新新的优化方方法占用一一定的逻辑辑，这些逻逻辑由总线线进行分担担，从而减减少了总线线上每个比比特位所需需的逻辑。关键词FPGA、复用器、重构、重重新编码、总线、逻逻辑优化、综合。1. 引言言复用器是数数据通道常常用的构建建模块，被被广泛应用用在处理器器1、处处理器总线线、网络交交换，甚至至是资源共共享的DSSP设计中中。据估计计，复用器器一般要占占用一个FFPGA设设计2 25%以上的面面积。因此此，优化FFPGA设设计的关键键在于怎样样优化复用用器。本文介绍了了一种新的的复用器重重构算法，该该算法减小小了复用器器在基于44输入查找找表

23、（4-LUT）FPGAA体系结构构中所占用用的面积。基准测试试结果表明明复用器平平均减少了了17%，在在一些设计计中，4-LUT整整体减少220%。2.1节阐阐述了复用用器是如何何由行为级级VHDLL4或或Veriilog5代码码产生的，2.2和2.3节阐述复用器树和复用器总线在设计中是怎样生成的。2.4节说明这些结构怎样由4-LUT实现，阐述如何采用两个4-LUT有效实现一个4:1二进制复用器。第 REF _Ref97560363 r h * MERGGEFORRMAT 3节介绍了了一种叫做做压缩的新新技术，该该技术附加加一些控制制逻辑，将将多个2:1复用器器重新组合合为有效的的4:1复用用

24、器，从而而减少了为为总线上每每一个比特特位实现复复用器所需需要的4-LUT数数量，所附附加的控制制逻辑代价价由整个总总线来分担担。优化复复用器总线线是复用器器重构算法法的核心。4.1节阐阐述复用器器重构算法法如何构建建设计中的的复用器树树总线。 REF _Ref97605769 r h * MMERGEEFORMMAT 44.2节的的重构方法法用于执行行 REF _Ref97605782 r h * MERGGEFORRMAT 4.3节中中定义的均均衡算法。均衡增加加了由压缩缩生成的有有效4:11复用器的的数量。第5节总结结了在Allteraa Quaartuss II集集成综合中中运行的整整

25、个算法。第 REF _Ref97605805 r h * MERRGEFOORMATT 6节列出了了来自1220个Alteera真实实用户设计计实例的基基准测试结结果，测试试表明面积积减少超过过20%，平平均节省了了4.2%。2. 背景景知识2.1 复复用器在设设计中是怎怎样实现的的行为级HDDL设计中中的任何条条件代码通通常会综合合为复用器器。本节阐阐述两个最最常用的复复用器生成成代码实例例。图1是VHHDL的casee声明及其其2:1复用用器树的实实现。采用用Veriilog casee声明的“paraallell casse”指令5可产生相相似的结果果。注意，并不不是所有的的casee声

26、明将可可能的事件件都描述清清楚，需要要依靠“defaault”或者“otheers”条件来进进一步说明明。在这些些情况下，可可以继续将将casee声明表征征为2:11复用器树树，但是这这种树结构构可能达不不到平衡。 REF _Ref87828357 h * MMERGEEFORMMAT 图图2显示了“if-thhen-eelse”声明是怎怎样产生一一个2:11复用器链链的。Veriilog的的“?:”和非平行行casees可同样产产生相似的的结构。注注意，复用用器链确保保如果第一一个if条件为为“真”，将选择择“a”数据输入入，而复用用器其他部部分将被忽忽略。本文阐述的的复用器重重构算法应应用

27、于2:1复用器器。综合工工具由行为为级代码开开始通常会会生成较大大的复用器器。较大的的复用器总总是被分解解为2:11复用器树树，如何实实现这种分分解已经超超出本文讨讨论范围。2.2 复复用器树设计中复用用器之间的的馈入是常常见的现象象。例如，在一段HDDL代码中中，如下面面的 REF _Ref88915488 h * MERGEFORMAT * MERRGEFOORMATT 图3所示，iff-theen-ellse声明明中含有ccase声声明就会产产生这种现现象。在复用器重重构算法中中，识别出出较大的复复用器树对对于尽可能能减少面积积是非常重重要的。2.3 复复用器总线线VHDL信信号或Vee

28、riloog线宽通通常会超过过一个比特特位。当采采用if-thenn-elsse和casee声明时，将将会生成大大量具有不不同数据输输入的相同同复用器树树，图4是一个实实例。一组具有相相同结构的的复用器称称为复用器器树总线。本文阐述的的复用器重重构技术采采用了新的的对整个复复用器总线线进行优化化的方法，它它通过由44.1节中中进一步阐阐述的总线线识别和形形成技术来来实现。2.4 复复用器代价价在许多情况况下，每个个2:1复用用器都需要要一个单独独的4-LLUT。这这样，图11和图2中的复用用器结构都都需要三个个4-LUUT。尽管管这些结构构控制编码码不同，但但是它们都都具有4个不同的的数据输入

29、入，因此可可以当作44:1复用用器。本节节阐述如何何实现只需需要两个44-LUTT的4:1复用用器。图5是控制制输入S00低电平时时，一个有有效的4:1复用器器是如何工工作的。44:1复用用器由两个个链接在一一起的4-LUT（阴阴影框所示示）构成。每个4-LUT被被设置为含含有阴影框框中的逻辑辑功能。如如白框所示示，复用器器含有四个个输入a、b、c和d，以及两两个控制输输入S0和S1。S0低电平平时，低位位控制比特特S1在输入入c和d中进行选选择，其结结果通过第第二个4-LUT，将将a或者b输入旁路路。图6是控制制输入S00高电平时时，一个有效效的4:11复用器是是如何工作作的。低位位控制比特

30、特S1旁路c和d输入，直直接进入第第二个4-LUT，对对a或者b输入进行行选择，其其结果成为为第二个44-LUTT的输出。第3节描述述的压缩算算法采用这这种有效的的4:1复用用器，重新新实现复用用器结构，达达到了减小小面积的目目的。3. 压缩缩压缩是将低低效的4:1复用器器实现转换换为高效实实现的过程程。复用器器重构算法法的面积节节省由压缩缩实现。但是，在不不同的复用用器表征中中进行转换换，通常需需要附加控控制逻辑。实际上，由由于附加逻逻辑结构抵抵消了使用用高效复用用器结构的的优势，这这种转换很很少能够产产生真正的的面积节省省。而复用用器重构算算法采用新新颖的将整整个复用器器总线进行行转换的方

31、方法，这样样，总线上上的多个复复用器可以以共享控制制逻辑，因因此，改善善后的复用用器结构优优势可通过过总线上的的每个复用用器来实现现。图7显示了了如何将三三个2:11复用器组组成的优先先级链转换换为一个44:1二进进制复用器器。假设控控制输入由由不相关的的逻辑馈入入，那么这这种转换至至多需要两两个额外的的4-LUUT控制逻逻辑。如果果最初的复复用器至少少占用三个个4-LUUT，而4:11复用器只只需要两个个即可实现现，那么这这种转换将将节省3宽度或者者更宽总线线的面积。图8显示了了如何将一一组排列成成树的2:1复用器器转换为一一个4:11复用器。在这种情情况下，通通过仔细为为4:1复用用器选择

32、编编码方式，使使S0在（A、B）和（C、D）之间进进行选择，限限制附加控控制逻辑，只只加入最多多一个4-LUT。此时，这这种转换将将节省2宽度或者者更宽总线线的面积。一般来讲，任任何的三个个2:1复用用器组都可可以通过图图7或图8的方式转转换为一个个4:1复用用器。但是是，这两种种转换必须须在宽度大大于2的复用器器总线上进进行，以减减小所需44-LUTT的数量，实实际上，如如果这两种种转换不在在总线上进进行，将没没有意义。总线上2:1复用器器三联重新新编码是复复用器重构构算法的核核心。下一一节将阐述述形成数量量最多三联联的新方法法。4. 复用用器总线4.1 “库”的构造压缩减小了了其所编码码的

33、每一个个2:1复用用器三联面面积，因此此，压缩应应用在较大大的复用器器树上最有有效。本节节阐述大型型复用器树树是如何构构建的。设设计中所有有的总线都都将被存储储在一种称称为“库”的数据结结构中。复用器树采采用下面的的方法构建建。设计中中所有2:1复用器器以反向深深度顺序排排列。这意意味着那些些离寄存器器或者输出出引脚最近近的复用器器将排在列列表前面。然后从头头至尾扫描描列表，寻寻找每一个个2:1复用用器，如果果其输出仅仅与另一个个2:1复用用器相连，则则将该复用用器和与其其相连的复复用器一起起加到复用用器树中。否则，将将此2:11复用器作作为一个新新复用器树树的首复用用器。以此此方式来构构建的

34、复用用器树含有有最大数量量的复用器器。如果复用器器树中复用用器的所有有数据输入入均不是由由同一个树树中其他的的2:1复用用器馈入，则则称此复用用器为初级级输入（对对整个树而而言）。一旦所有的的复用器树树已经形成成，则将其其合并成总总线。如果果两个复用用器树要并并入同一个个总线，它它们必须具具有相同的的结构，即即，2:11复用器的的排列相同同，并且每每个都有完完全一致的的控制输入入。这可以以通过根据据复用器结结构，对所所有复用器器树列表排排序来实现现，在列表表中将结构构相同的树树靠近排列列。总线可可直接由结结构相同的的树构成。通过规则选选取来实现现总线宽度度最大化。宽总线可可以将由压压缩引入的的

35、控制逻辑辑开销降低低到最小。4.2 重重构 REF _Ref97605782 r h * MMERGEEFORMMAT 44.3节描描述均衡方方法，该方方法能够使使压缩得到到的面积减减小最大化化。均衡建建立在重构构的基础上上，其概念念由本节给给出。通过2:11复用器所所馈入的一一个2:11复用器，重重构移动该该复用器及及其一个输输入。图99显示了阴阴影复用器器与其“f”输入的重重构。为保保持原始复复用器总线线的功能，需需要附加一一些控制逻逻辑。这些些控制逻辑辑同样可以以由总线上上的每一个个复用器树树来分担。图9中，重重新编码逻逻辑(c66 ANDD (NOOT c33)必须须确保当cc1、c3

36、为“假”而c6为“真”时，选择择输入“f”（与转换换前的情况况一致）。同样，当当c1、c3、c6为“假”时，选择择输入“g”，即(c66 ANDD (NOOT c33)也是是“假”。重构转换将将选中的复复用器进一一步向复用用器树顶端端移动。因因此，不断重复复重构转换换，可以将将任意位置置的复用器器向顶端移移动。4.3 均均衡压缩通过转转换2:11复用器三三联，能够够减少实现现复用器总总线所需的的4-LUUT数量。但是，如如果不进行行复用器树树重构，有有些结构是是不可能得得到最佳三三联分组的的。例如，无无法将图110中所有有的2:11复用器进进行分组，这这是因为每每一种可能能的分组都都将会剩余余

37、一个2:1复用器器而无法处处理。均衡的目的的在于通过过最少的重重构得到最最佳的压缩缩。对于图图10的例子子，可以采采用图111所示的方方法，得到到两组2:1复用器器三联。均衡算法由由图12的递归归定义。由由首复用器器开始，算算法首先均均衡复用器器树左面和和右面数据据输入。均均衡返回还还没有连接接为三联的的2:1复用用器的数量量。均衡确确保形成尽尽可能多的的三联，这这样只会剩剩余一个或或者两个22:1复用用器，甚至至没有剩余余。Balannce( m ) if (iis_a_ mulltipllexerr (m) numm_muxxes = 1; / Couunt tthis mux numm_

38、muxxes += Baalancce(m。leftt); numm_muxxes += Baalancce(m。righht); if (numm_muxxes = 3) iif (nnum_mmuxess = 4) Appply trannsforrmatiion sshownn in Figuure 113; elsse iff (nuum_muuxes = 55) Appply trannsforrmatiion sshownn in Figuure 114; nnum_mmuxess = nnum_mmuxess 33; retturn num_muxees; elsse reetu

39、rnn 0; / priimaryy inpput: 0 muuxes图12: 均衡算算法均衡中的任任何阶段，都都需要对11到5个2:1复用用器进行均均衡（从左左侧分支开开始最多两两个，从右右侧分支开开始为两个个，还要算算上当前的的2:1复用用器本身）。1或2个复用器器不会形成成更多的三三联，而33个复用器器总是能够够形成三联联。4或5个复用器器则需要进进行重构，以以免剩余无无法处理的的复用器，这这种重构方方法在图113和图14中示出出。5. 算法法总结本文引入了了复用器树树总线概念念，描述了了可用来提提高压缩性性能的均衡衡方法，压压缩以效率率更高的44:1复用用器来替代代2:1复用用器三联。

40、图15显示了了全部复用用器重构算算法。Conveert_ Multtipleexerss_to_2:1ss ( )Form_Multtipleexer_Treees( )Mergee_Mulltipllexerr_Treees_iinto_Bussses( )Foreaach bbus Balannce(bbus) / (Miniimallly reearraange 2:1 intoo triipless)Comprress(bus) / (Connvertt 2:11 triipless intto effficiient 4:1s) 图15: 复用器器重构算法法复用器重构构算法性能能依赖

41、于对对较大复用用器树总线线的识别。由于复用用器重构算算法在整个个总线上分分担控制逻逻辑，因此此，总线越越宽，压缩缩的效果就就越明显。优化会减减小复用器器树间的相相似性，从从而减小所所寻找的总总线宽度，因因此在复用用器重构之之前，应尽尽量避免优优化。复用器重构构以分解大大的复用器器为2:11复用器开开始。设计计中所有22:1复用用器都用于于形成4.1节所描描述的复用用器树。结结构相似的的复用器树树然后合并并形成4.1节中的的总线结构构。算法的主要要部分依次次优化每一一个总线。均衡将22:1复用用器重新排排列为三联联，这样在在压缩阶段段，每个三三联能够重重新编码为为效率更高高的4:11复用器6. 结果果本文所阐述述的算法已已经集成到到Alteera QQuarttus III 4.2综合软软件中。 REF _Ref88915936 * MMERGEEFORMMAT 图图16显示1200个真实用用户设计中中，Alttera基基准测试的的面积减小小结果。结果表明，一一些设计所所需的LUUT数量减减小了200%，超过过40