数字电子技术基础全套课件完整版电子教案最新板

1、数字电子技术基础1.1 概述1.2 逻辑函数与逻辑运算1.3 常用数制1.4 二进制数的运算1.5 常用码制1.6 本章小结 在数量上和时间上都是不连续变化的，即离散的。 模拟量（analog quantity） 数字量（digital quantity） 在时间和数量上都连续变化的物理量。1.1 概述本章内容解析 常用数制 逻辑函数与逻辑运算 常用码制 逻辑运算的基本概念 真值表 本课程中的第一种重要工具进位计数制二-十进制码数制与码制 的关系图 逻辑命题：一组成立或不成立的输入条件通过某些 逻辑运算决定了输出结论是否成立。 1.2 逻辑函数与逻辑运算1.2.1 逻辑运算的基本概念逻辑逻辑运

2、算逻辑命题逻辑电路逻辑：事物的因果关系，也叫逻辑关系。数字电路：用来实现逻辑命题的电路， 也称为逻辑电路。 逻辑运算：1.2.2 真值表逻辑真值表1. 定义 一种用来描述逻辑函数的全部真伪关系的表格。 真值表2. 真值表的结构A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 13输入、1输出 的逻辑函数3. 真值表的列写过程【例1.2.1】设计一个汽车发动机报警系统，列写真值表。系统要求：在油箱缺油、水箱缺水、发动机温度过高时，系统报警灯点亮。 A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101111111

3、解：（1）选取变量并赋值，确定真值表的结构。（2）根据系统的具体逻辑功能，列写真值表。3 输入、1 输出的逻辑函数设定变量：输入为 A、B、C 输出为 F4. 总结真值表的三句话 真值表是描述逻辑功能的最底层工具； 真值表是先结构而后内容的，列写时，输入部分 从全0到全1，递增顺序全排列，以防漏状态； 真值表是想出来的，不是算出来的。第二章 2.3 节中详述真值表的整体分析法1.3 常用数制1.3.1 进位计数制R 进制的数按权对位展开相加： R ： 进位基数 i ： 各数位的序号 n、m : 整数、小数部分的位数1. 十进制数（Decimal）- 逢十进一数码：0 9位权：2. 二进制数（B

4、inary） - 逢二进一数码：0 ，1位权：数码：0 7位权：4. 十六进制数 (Hexadecimal) -逢十六进一数码：0 9 , A(10) , B(11) , C(12) , D(13) , E(14) , F(15)位权：任意(N)进制数展开式的普遍形式：3. 八进制数（Octal）- 逢八进一1.3.2 进位计数制间的转换1. 二进制 十进制转换按权对位展开相加将（157）10转换为二进制数 2. 十进制 二进制转换整数连除，取余逆序 十进制整数 N 的转换 0 1 1 20 2 20 4 21 9 21 19 21 39 20 78 21 157 2余数余数余数余数余数余数余

5、数余数2. 十进制 二进制转换 小数连乘，取整顺序 十进制纯小数 M 的转换 将（0.825）10转换为二进制数 循环整数整数整数整数整数整数整数整数 1 2.126.0 1 .6128.0 0 .8024.0 0 .4022.0 1 2.126.0 0 .023.0 1 3.1265.0 1 65.12825.0=2. 十进制 二进制转换 有小数部分，也有整数部分的十进制数的转换 整数、纯小数分别转换，然后将结果组合起来。 3. 八进制、十六进制 十进制转换按权对位展开相加4. 十进制 八进制、十六进制转换整数、纯小数分别转换，然后将结果组合起来。 例：将（35.8125）10 转换为八进制

6、数和十六进制数 注意结果数位的排列顺序（35.8125）10 =（43.64）8 =（23.D）165. 二进制 八进制、二进制 十六进制转换分组对位转化，顺序不变（10011010. 111101）2 =（232.75）8 （316.54）8 =（11001110. 1011）2 （10011010. 111101）2=（9A.F4）16 （3B6.5F）16 =（1110110110. 01011111）2 6. 各类进位计数制之间的转换总结数制转换形式变化二进制类型十进制类型二进制数十进制数八进制数十六进制数BCD码形式变化1.4 二进制数的运算1.4.1 二进制数的算术运算1.4.2

7、原码、反码和补码包括加、减、乘、除四则运算运算规则与十进制完全相同，只是进位基数变为 21.5 常用码制1.5.1 二 - 十进制码用二进制码元来表示十进制数的代码。二-十进制码十进制码 BCD码每 1 位十进制数必须用 4 位二进制码元来表示。 两个前提知识BCD码的种类多样性BCD码的本质BCD码的种类多样性BCD码的本质 四位二进制码元共有16种组合（00001111），从中取出10种组合来表示“0、1、2、9”，这样的选择（即编码方案）自然不是唯一的。由此可知，BCD码的编码方案是相当多样化的。 BCD码是用二进制码元表示的十进制数。 十进制数8421码余3码2421码5421码格雷码

8、012345678900000001001000110100010101100111100010010011010001010110011110001001101010111100000000010010001101001011110011011110111100000001001000110100100010011010101111000000000100110010011001110101010011001000几种常见的BCD码 1 8421码十进制数8421码01234567890000000100100011010001010110011110001001选用00001001（前十种

9、组合）表示09。四位码元的各位权值分别为8、4、2、1，故称为8421码。8421码、2421码、5421码都是有权值码。 编码方案固定，是唯一的。 有权值码明 码2 用BCD码表示十进制数 将（001101001000. 01010111）8421转换为十进制数： （0011 0100 1000. 0101 0111）8421 =（348.57）10 将（692. 41）10转换为8421 BCD码： （692. 41）10 =（0110 1001 0010. 0100 0001）8421 3 数制与码制的总结八、十六进制是二进制数的特殊形式（数位压缩）BCD 码是十进制数的特殊形式（数位扩

10、展）二进制类型十进制类型二进制数十进制数八进制数十六进制数数制转换形式变化BCD码形式变化1. 定义 奇校验码偶校验码信息位 + 校验位某种数字代码 以减少代码产生错误的可能，或者在发生错误时能发现或纠正。避免出错检错纠错 仅有一位 奇偶校验码1.5.3 可靠性代码2. 8421 BCD 奇偶校验码 十进制数8421奇校验码8421偶校验码0123456789 校验位 1 0 0 1 0 1 1 0 0 1 信息位 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001信息位 校验位0000 00001 10010 10011 00100 10101

11、 00110 00111 11000 11001 03. 奇偶校验码的检纠错性能 0110 1发送8421奇校验码，校验位在信息位之后 收到_0010100111奇偶校验码只能检一位错，且不能纠错。 生成和检测电路结构简单，成本低廉。 传输错误，重发！ 0110 10110 14. 格雷码 十进制数8421码格雷码0123456789000000010010001101000101011001111000100100000001001100100110011101010100110010004. 格雷码 格雷码顺序变化时，每一次转换只有一位码元改变，从而避免产生“过渡噪声”。0100 0011

12、 0011 0111 0101 3 40010 0110 2.1 概述2.2 基本逻辑运算2.3 常用复合逻辑2.4 本章小结2.1 概述真值表的理解与应用 基本内容基本逻辑运算：与、或、非常用复合逻辑：与非、与或、与或非、异或、同或含义，功能，表达式，门电路符号等专 题异或与同或的“四点四结论”重要工具2.2 基本逻辑运算2.2.1 逻辑“与”1. 含义2. 功能3. 表达式4. 门符号 当一个逻辑命题的所有条件（输入）同时成立时，结论（输出）才成立。 A BF0 00 11 01 10001ABFABFAB&F矩形轮廓符号特定外形符号曾用符号2.2.2 逻辑“或”1. 含义2. 功能3.

13、表达式4. 门符号 一个逻辑命题的所有条件（输入）中，只要有一个成立，结论（输出）就成立。 A BF0 00 11 01 10111矩形轮廓符号特定外形符号曾用符号ABFABFAB1F2.2.3 逻辑“非”1. 含义2. 功能3. 表达式4. 门符号 逻辑命题的条件不成立时，结论必成立，条件成立时，结论必不成立，AF0110矩形轮廓符号特定外形符号曾用符号简言之，结论是条件的否定。AFA1FAF1. 问题的引入 常用的逻辑运算 基本逻辑运算 常用复合逻辑与非或与非或非与或非异或同或逻辑功能逻辑功能真值表的应用2.3 常用复合逻辑2. 与非、或非 ABFABFAB&FABFABFAB1FA BF

14、0 00 11 01 1A BF0 00 11 01 1见0得1，全1得0见1得0，全0得12. 与非、或非 111010003. 与或非AB&CD1FABCD+FABFCDA B C DFA B C DF 3. 与或非0 0 0 00 0 0 10 0 1 0 0 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111101110111000004. 总结真值表的整体分析法 真值表是描述逻辑功能的最底层工具； 真值表是先结构而后内容的，列写时，输入部分 从全0到全

15、1，递增顺序全排列，以防漏状态； 真值表是想出来的，不是算出来的。5. 真值表列写的训练A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100011111010000001. 异或、同或的“四点” 2 输入异或、同或的功能异或同或A BF=ABF=AB0 00 11 01 101101001 表达式 名称 逻辑门符号“模 2 加”运算“符合”逻辑,有时也叫“异或非”2.3.4 “异或”和“同或”2. 异或、同或的 “四结论”结论1： 2 输入异或、同或的功能A

16、BF=ABF=AB0 00 11 01 101101001结论2： 2 输入异或、同或的关系互为反函数，即非关系AB=1 同或门的另一种符号2. 异或、同或的 “四结论”结论3： n 输入异或的功能A BF=AB0 00 11 01 10110A B C0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1输入中，有奇数个1时，输出值为1 ； 有偶数个1时，输出值为0 。AB00111100ABC011010012. 异或、同或的 “四结论”结论4： n 输入异或、同或的关系ABn为偶数时，异或、同或互为非关系；n为奇数时，异或、同或功能相同。ABC110000110

17、1101001A B CABABC0 0 00 0 10 1 00 1 1001101101 0 01 0 11 1 01 1 1110010013. 总结 表达式 名称 逻辑门符号2输入异或2输入同或2输入异或、同或 的关系n 输入异或n 输入异或、同或 的关系n 输入同或4. 自测考察5. 课后思考 A0 = ? A1 = ? n 输入异或、同或的典型应用奇偶校验码的产生与检测电路3.1 概述3.2 逻辑代数中的常用公式3.3 逻辑代数中的基本定律3.4 逻辑函数的五类基本形式3.5 本章小结3.1 概述逻辑代数布尔代数开关代数4个化简公式、1个求反公式三个基本定律逻辑函数的五类基本类型

18、常量与变量之间的基本逻辑关系 交换律、结合律、分配律 吸收定律1、2、3 多余项定律 摩根定律（反演律、求反律）3.2 逻辑代数中的常用公式3.2.1 常量与常量之间、常量与变量之间的关系 01律自等律重叠律互补律公式2公式1名称3.2.2 交换律、结合律与分配律交换律结合律分配律公式2公式1名称【例3.2.1】证明公式A B CA+BC(A+B)(A+C)0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10001111100011111真值表判定法 公式推导法3.2.2 逻辑函数的化简公式吸收定律1吸收定律2吸收定律3公式2公式1名称多余项定律消相邻项消多余项消

19、多余因子化简目的消多余项 公式的证明3.2.2 逻辑函数的化简公式吸收定律1多余项定律吸收定律2吸收定律31. 吸收定律1 消相邻项2. 吸收定律2、3 消多余项消多余因子吸收定律1吸收定律2吸收定律3消相邻项消多余项消多余因子3. 综合应用 4. 总结 卡诺图原理公式法化简思路吸收定律1、2、3寻找相邻关系寻找单因子项5. 多余项定律消多余项多余项定律的推广：证明多余项定律的推广 5. 多余项定律 消多余项多余项定律的推广：3.2.4 摩根定律（反演律、求反律）与之非，等于非之或 或之非，等于非之与 证明A B0 00 11 01 11110111010001000【例3.2.9】已知 ,求

20、反函数 。 解：运算形式单一，但变量个数增加时，摩根定律的推广。 摩根定律的推广一【例3.2.10】已知 ,求反函数 。 解：摩根定律的推广二反演定律原函数反函数长非号不变，保证原先 运算优先级， “与”、“或”对调； 原变量、反变量对调； 0、1对调；3.2.5 逻辑运算的优先级别 异或、同或是同级运算，优先级低于乘，高于加。 3.3 逻辑代数中的基本定律3.3.1 带入定律 在任何包含变量 A 的逻辑公式中，若以另外一个逻辑表达式带入公式中所有 A 的位置（即替换 A ），公式仍然成立。 3.3.2 反演定律原函数反函数长非号不变，保证原先 运算优先级， “与”、“或”对调； 原变量、反变

21、量对调； 0、1对调； 例：3.3.3 对偶定律原表达式对偶式长非号不变，保证原先 运算优先级， “与”、“或”对调； 0、1对调； 变量不变；公式1公式2 例：3.4 逻辑函数的五类基本形式 逻辑函数的形式多种多样，每一种表达式，都对应着一种电路组成形式，表示一个确定的逻辑电路。 逻辑函数的五类基本形式：与或式与非-与非式或与式或非-或非式与或非式【例3.4.2】已知逻辑函数表达式 ，将其转换为其他几类常见形式。最简与或式 解：与非-与非式与或式两次取反，用摩根定律展开一层。 与或非式先求出反函数的与或式，然后再取反一次，不处理即可。最简与或式 解：或与式与或非式用摩根定律展开两层，得到或与

22、式。 或与式两次取反，利用摩根定律展开一层。 或非-或非式与非-与非式与或非式【例3.4.2】已知逻辑函数表达式 ，将其转换为其他几类常见形式。 解：【例3.4.2】已知逻辑函数表达式 ，将其转换为其他几类常见形式。总 结 非最简的一般表达式最简与或式5 类基本形式的最简式化简变形第五章的理论基础 完成相同的逻辑功能，可以有多种电路组成形式；不同的电路形式，完成的逻辑功能可以是相同的。 4.1 概述4.2 分立元件门电路4.3 TTL集成逻辑门4.4 TTL集电极开路门和三态门4.5 CMOS集成逻辑门4.6 本章小结4.1 概述一. 基本概念用于实现基本逻辑运算、常用复合逻辑运算的电子电路，

23、简称门电路。 逻辑门电路分 类根据内部使用器件的不同：根据内部结构的不同：TTL逻辑门COMS逻辑门 普通逻辑门特殊结构逻辑门 单位面积的半导体芯片上集成的分立元器件的个数或者基本逻辑门的个数。数字集成电路（Integrated Circuits，IC）的集成度小规模集成电路SSI 10门/片、或者 10 000门/片、或者 100 000元器件/片一. 基本概念二. 基础知识1. 正逻辑和负逻辑 基本的逻辑规定：1“真”；0“假” 正逻辑和负逻辑： 在实际的数字系统中，用数字信号（UI 、UO）表示“真（1）”、“假（0）”的约定。0V5V2.4V0.8V010V5V2.4V0.8V10正逻

24、辑负逻辑二. 基础知识2. 二极管、三极管的基本特性 二极管 外加正向电压(正偏)二极管导通 外加反向电压(反偏)二极管截止阴极A阳极KPN结-AK+P区N区+-正向导通区反向截止区反向击穿区0.50.7/mA/V0二. 基础知识2. 二极管、三极管的基本特性 三极管发射结集电结发射极emitter基极base集电极collectorNNPbiBiCecuBEiEuCEbecNPN型硅半导体三极管二. 基础知识2. 二极管、三极管的基本特性 三极管 （1）导通放大： （3）截止：（2）饱和导通：发射结正偏，集电结反偏；发射结UBE = 0.7V发射结正偏，集电结正偏；饱和压降UCE = UCE

25、S = 0.3V发射结反偏；发射结UBE B FA=B FAB 0 00 11 01 10 1 00 0 11 0 00 1 0输出信息以高有效方式表达二. 1 位二进制数比较器输出高有效输出低有效三. 4 位二进制数比较器 74LS85芯片封装图功能示意图比 较 输 入级 联 输 入输 出A3B3A2B2A1B1A0B0ABFA B001=001=001=001=001001=010010=100100100=100=100=100三. 4 位二进制数比较器 74LS85扩展：级联输入74LS85 (TTL) 两片 4 位数值比较器74LS85 AB74LS85 ABVCC A3 B2 A2

26、 A1 B1 A0 B0B3 AB FAB FA=B FAB地1 2 3 4 5 6 7 816 15 14 13 12 11 10 97485 74LS85比较输出1 8 位数值比较器低位比较结果高位比较结果 FAB FAB B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 四. 数值比较器的扩展应用 B7 A7 B6 A6 B5 A5 B4 A4 FAB CC14585 ABB3 A3 B2 A2 B1 A1 B0 A0 FAB CC14585 ABCC15485(CMOS)扩展： 两片4 位 8 位VDDA3 B3 FAB FABA117.3

27、.2 用或非门组成的基本 RS 触发器一. 电路组成 状态互补输出直接置1端（置位端） ，高有效：直接置0端（复位端） ，高有效： 激励信号（控制信号）二. 工作原理1、当Sd=1, Rd=0时：Qn+1 = 1， “置1”;2、当Sd=0, Rd=1时：3、当Sd=0, Rd=0时：4、当Sd=1, Rd=1时：Qn+1 = 0， “置0”;Qn+1 = Qn，“保持状态”;Qn+1 = Qn+1=1；“禁止”;QQSRSdRdG2QG1RdSdQ11 Sd Rd Qn Qn+1说 明0 0 00 0 101保持Qn+1=Qn0 1 00 1 100置0 Qn+1=01 0 01 0 111

28、置1 Qn+1=11 1 01 1 1禁止三. 功能描述1. 状态表 0 1 0 1 1 001 00 01 11 10 Rd Sd 输入现态 Sd Rd Qn Qn+1说 明0 0 00 0 101保持Qn+1=Qn0 1 00 1 100置0 Qn+1=01 0 01 0 111置1 Qn+1=11 1 01 1 1禁止2. 状态图3. 逻辑表达式约束条件三. 功能描述4. 波形图7.4 同步触发器7.4.1 同步 RS 触发器一. 电路组成与逻辑符号带有时钟控制的触发器G3RSG4CLK&QG1RSQG2&C11S1RCLKSRQQ二. 功能描述 CLK S R Qn Qn+1说 明0

29、Qn保持10 0 00 0 101保持Qn+1=Qn0 1 00 1 100置0 Qn+1=01 0 01 0 111置1 Qn+1=11 1 01 1 1禁止1、当 CLK=1 时：电路正常工作，完成 RS 触发器功能；2、当 CLK=0 时：输入激励被封锁，输出状态保持不变。特征方程约束条件状态图波形图C11S1RCLKSRQQ三. 记忆总结1. RS 触发器的功能2. 激励端名称3. 逻辑符号的阅读4. 输入激励信号高有效形式的特征方程C11S1RCLKSRQQ置0置1触发器S为置1端（置位端）；R为置0端（复位端）确定CLK、S、R的有效方式约束条件7.4.2 同步 D 触发器一. 电

30、路组成与逻辑符号G3RSG4CLK&QG1RSQG2&C11DCLKDQQG3RDG4CLK&S1跟随触发器D 触发器的输入激励 D 是无所谓有效方式的。 二. 功能描述 CLK D Qn Qn+1说 明0 Qn保持10 00 100跟随为0Qn+1=D1 01 111跟随为1 Qn+1=D特征方程状态图C11DCLKDQQ波形图三. 记忆总结1. D 触发器的功能2. 逻辑符号的阅读3. D 触发器的特征方程确定CLK 的有效方式，激励 D 是无所谓有效方式的。 跟随触发器C11DCLKDQQ7.4.3 同步 JK 触发器一. 电路组成与逻辑符号置0置1及翻转触发器C11J1KCLKJKQQ

31、激励端 J ：置1端（置位端），高有效：激励端 K：置0端（复位端），高有效：二. 功能描述 特征方程CLK J K Qn Qn+1说 明0Qn保持10 0 00 0 101保持Qn+1=Qn0 1 00 1 100置0 Qn+1=01 0 01 0 111置1 Qn+1=11 1 01 1 110翻转Qn+1=Qn状态表 0 0 1 1 1 0 0 101 00 01 11 10 J K 输入现态二. 功能描述 波形图状态图三. 记忆总结1. JK 触发器的功能2. 激励端名称3. 逻辑符号的阅读4. 输入激励信号高有效形式的特征方程置0置1及翻转触发器J 为置1端（置位端）；K 为置0端（

32、复位端）确定CLK、J、K的有效方式C11J1KCLKJKQQ7.4.4 同步 T 触发器一. 电路组成与逻辑符号翻转触发器C11TCLKTQQ当 T = 1时：等效于 J=K= 1，触发器输出状态翻转。 当 T = 0时：等效于 J=K= 0，触发器输出状态保持。 二. 功能描述 CLK T Qn Qn+1说 明0 Qn保持10 00 101保持Qn+1=Qn1 01 110跟随为1 Qn+1=Qn特征方程状态图C11TCLKTQQT 触发器在CLK信号有效期间，输出状态无条件地翻转。 必翻触发器三. 记忆总结1. T 触发器的功能2. 逻辑符号的阅读3. 输入激励信号高有效形式的的特征方程

33、确定CLK、T 的有效方式。翻转触发器C11TCLKTQQ7.5 主从(脉冲)触发器和边沿触发器7.5.1 主从触发器的使用特点一. 同步触发器的缺陷同步触发器的“空翻现象” 同步触发器工作时，在 CLK 有效期间，如果输入激励信号不稳定，发生多次变化，则触发器的状态也必然会随着发生多次相应变化。 在时钟信号有效期间，输入端的干扰信号仍然可以传到输出端，产生错误。 一. 同步触发器的缺陷C11J1KCLKJKQQ干扰信号干扰信号二. 主从触发器的电路结构和逻辑符号CLK 下降沿工作的主从触发器CLK 上升沿工作的主从触发器7.5.2 边沿触发器的使用特点一. 主从触发器的缺陷主从触发器的“一次

34、变换现象” 在主触发器 CLK 信号有效期间，如果主触发器根据输入激励发生了一次状态变换后，其状态就会保持不变，即使输入激励再变化，主触发器状态也不再改变。其后，在 CLK 信号出现“有效无效”的边沿时刻，最终从触发器的状态不再根据触发器功能变换，而是根据主触发器一次变换后的状态做激励，进行变换，从而产生错误。 为了克服这一缺陷，改进电路设计，就形成了边沿触发器，其抗干扰能力最强，输出状态只在时钟信号的上升沿，或者下降沿时刻发生变化。 二. 边沿触发器的逻辑符号C11J1KCLKJKQQC11J1KCLKJKQQC11J1KCLKJKQQC11J1KCLKJKQQ1. 波形图范例C11DCLK

35、DQQtCLKtDC11J1KCLKJKQQtCLKtJtK三. 边沿触发器的波形图1. 波形图范例C11DCLKDQQtCLKtDtQ1. 波形图范例C11J1KCLKJKQQtCLKtJtKtQ1. 波形图范例tCLKtCLKC11DCLKQC11J1KCLKQ1. 波形图范例tCLKC11DCLKQtQ1. 波形图范例 tCLKtQC11J1KCLKQ1. 波形图范例 tCLKtAtBtQCLKA B & tDQQC11D2. 总结理论基础三种基本类型更深入的问题触发器的功能类型直接置位端、直接复位端输入激励信号的有效方式确定的输入激励反馈生成输入激励前级组合逻辑生成输入激励多输入激励情

36、况多个触发器构成电路直接置位端直接复位端C11S1RCLKSRQQSdRd异步置位异步复位7.6 触发器使用中的其他特点7.6.1 直接置位端和直接复位端SdC11J1KCLKJ1QQ&J2K1K2RdSdC1J1CLKJ1QQJ2K1K2RdJ2K1K27.6.2 触发器的多输入激励情况QQC11DCLKD1&D2SdRdQQC1CLKJ1J2SdRdD1D27.6.2 触发器的多输入激励情况触发器的功能总结C11S1RCLKSRQQC11DCLKDQQC11J1KCLKJKQQC11TCLKTQQ约束条件置 0置 1置 0置 1 及翻转跟随翻转C11DCLKDQQC11J1KCLKJKQQ

37、置 0、置 1及翻转 触发器跟随 触发器触发器的功能总结边沿触发器的信号有效方式C11J1KCLKJKQQC11J1KCLKJKQQC11J1KCLKJKQQC11J1KCLKJKQQ综合范例tCLKtD1tD2tDtQ+VCCRdQQC11DCLKD1&D2tRd7.6.3 触发器的使用范例【例7.6.2】已知图示触发器逻辑符号和输入波形，设初状态从0开始，画出完整的波形图。 C11J1KCLKJKQQtQtCLKtJtKC11DCLKDQQtDtQ【例7.6.2】已知图示触发器逻辑符号和输入波形，设初状态从0开始，画出完整的波形图。 tCLK【例7.6.3】已知图示触发器逻辑符号和输入波形

38、，设初状态从0开始，画出完整的波形图。 C11J1KCLKJKQQS0RRdtCLKtQtRdtJtK【例7.6.3】已知图示触发器逻辑符号和输入波形，设初状态从0开始，画出完整的波形图。 tCLKtD1tD2tDtQ+VCCRdQQC11DCLKD1&D2tRdtCLKtQC11J1KCLKQ【例7.6.4】已知触发器的输入激励由输出状态反馈形成，均设初状态从0开始，求对应的输出状态波形。 tCLKC11DCLKQtQ【例7.6.4】已知触发器的输入激励由输出状态反馈形成，均设初状态从0开始，求对应的输出状态波形。 8.1 概述8.2 时序逻辑电路的分析与设计8.3 计数器8.4 寄存器和移

39、位寄存器8.5 特定信号发生器8.6 本章小结8.1 概述X1( t )Xi ( t )Y1( t )Yj ( t )组合逻辑电路W1( t )Wk ( t )Q1n( t )Ql n( t ) 记忆元件（触发器）输出函数（输出方程）：状态函数（次态方程）： 根据工作方式，时序逻辑电路的分类 CLK11Q0Q0C11J1KC11J1KC11J1K& FF0FF1FF2Q1Q1Q2Q2Y同步时序逻辑电路异步时序逻辑电路CLK11Q0Q0C11J1KC11J1KC11J1K& FF0FF1FF2Q1Q1Q2Q2YCLK11Q0Q0C11J1KC11J1KC11J1K& FF0FF1FF2Q1Q1Q

40、2Q2Y8.2 时序逻辑电路的分析与设计8.2.1 同步时序逻辑电路的分析电路图激励方程读图输出方程与电路中触发器对应的状态方程 代入特征方程 状态表（真值表）分析计算 电路的逻辑表达式合称状态图转换 电路的逻辑功能总结同步时序电路判断同步时序的分析步骤【例8.2.1】 1J1KC11J1KC11J1KC1&FF1FF0FF2CLKY 解：(1)判断： 同步时序(2)读图： 电路的结构特点：元件类型和相关信号的情况。 输出方程、激励方程（驱动方程）(3)代入【例8.2.1】 解：(4)状态表0 0 1 10 1 1 11 0 1 11 1 1 10 0 0 00 1 0 11 0 0 11 1

41、 0 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 Y (5)状态图000001/1011/1111/1110/1100/1/0010101/1/1Q2Q1Q0(6)总结不具有自启动能力的六进制计数器000001/1011/1111/1110/1100/1/0010101/1/1Q2Q1Q0Q2Q1Q0000001/1011/1111/1110/1100/1/0010101/1/1 计数器的理解 有效状态（循环）、无效状态（循环） 时序电路的自启动能力与自校正能力不具有自启动能力的六进制计数器具有自启动能力的六进制计数器(1)判断： 同步时序(2)读图：(

42、3)代入【例8.2.2】 解：【例8.2.2】 解：(4)状态表0 1 11 1 10 1 11 1 10 0 01 0 10 0 11 0 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 Y (5)状态图(6)总结四进制可逆计数器输入X ：加减选择控制信号；输出Y ：进位(借位)输出信号。8.2.2 同步时序逻辑电路的设计逻辑要求确定触发器类型 反推激励方程电路中各触发器 的激励方程 原始状态图逻辑抽象 最简状态图状态化简 数学化的最简状态图状态赋值逻辑表达式化简推导状态方程输出方程包括逻辑电路图画图改进方案 改进自启动同步时序的设计步骤【例8.2.3】

43、解：(1)判断：要求设计的是一个六进制加法计数器。(2)推导逻辑表达式：000/0/0/0/0/0001010011100101/1001/00100011110010/0100/0011/0101/0000/1/1010001111000010001000111100110000100011110101100010001111000001(3)推导触发器的激励方程： 解：【例8.2.3】 选择下降沿工作，输入激励高有效的 JK 触发器 (4)画图：CP1KC1FF1&1JY1J1KC1FF01KC1FF2&1J1& 解：【例8.2.3】 (5)检查电路的自启动能力： 将两个无效状态110、1

44、11，分别代入逻辑表达式计算，确定当无效状态出现时的状态迁移关系。 1 1 1 00 0 0 11 1 01 1 1 Y000/0/0/0/0/0001010011100101/1完整状态图110/0111/1【例8.2.4】设计一个串行数据检测电路，要求：输入出现连续3个以上（含3个）的1时，输出为1。 解：(1)逻辑抽象：关键是确定状态量。输入X：状态S：输出Y：没有1没有1已经1个1已经2个1没有1已经1个1已经2个1已3个以上1经3个以上1没有101101111000000001100S0 没收到1S1 输入1个1S2 连续输入 2 个 1S3 连续输入3或3个以上1X 输入数据Y 输

45、出入数据(2)状态化简：【例8.2.4】 解：(3)状态编码：S0 = 00S1 = 01S2 = 11【例8.2.4】 解：(4)推导逻辑表达式：00/0010001111000/000/001/011/011/1001000111100001100100011110000010010001111000111/(5)推导触发器的激励方程： 解：【例8.2.4】 选择上升沿工作，输入激励高有效的 JK 触发器 (6)画图：&CPX1Y1J1KC1FF0Q0Q11KC1FF1&1J 解：【例8.2.4】 (7)检查电路的自启动能力： 将无效状态10代入逻辑表达式计算，确定当无效状态出现时的状态迁

46、移关系。 0 0 01 1 11 0 01 0 1 Y完整状态图【例8.2.5】采用JK 触发器，以同步时序电路方式，设计一个六进制计数器。 000/0/0/0/0/0100110111011001/1 解：要求设计的是一个六进制加法计数器(1)推导逻辑表达式：100/00100011110000/1001/0110/0/ / 111/0011/00010001111001000【例8.2.5】 解：(1)推导逻辑表达式：101000111100010100100011110001110010001111010110(2)推导触发器的激励方程：【例8.2.5】 解：(3)画图：(4)检查电路的

47、自启动能力：1 1 1 00 0 0 11 1 01 1 1 Y完整状态图000/0/0/0/0/0100110111011001/1101/0010/1【例8.2.5】 解：(5)修改设计方案，增加自启动能力：000/0/0/0/0/0100110111011001/1101/0010/1 修改状态转换关系，切断无效循环，将无效状态为现态时的状态迁移关系，引入有效的计数循环当中。 000/0/0/0/0/0100110111011001/1101/0010/1【例8.2.5】 解： 两种情况相对比：发现只需要重新设计FF2触发器的输出状态Q2即可。0010001111010111108.3

48、计数器8.3.1 计数器的含义和分类一. 计数器的含义 数字电路中，把记忆时钟脉冲个数的操作叫做记数，把能够记忆时钟脉冲个数的电路称为计数器。 二. 计数器的分类1. 按进位制数分： 二进制计数器十进制计数器 N进制计数器3. 按计数脉冲输入方式分：2. 按计数增减趋势分：加法计数器减法计数器可逆计数器同步计数器异步计数器计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器二. 计数器的分类1. 状态图8.3.2 计数器的原理与实现一. 3 位二进制同步加法计数器0000010100111

49、11110101100/0/0/0/0/0/0/0/1/C2. 逻辑表达式001/00100011110010/0100/0101/0111/0000/1110/0011/0101000111100011001001000111100110011001000111101011010一. 3 位二进制同步加法计数器2. 逻辑表达式3. 触发器的激励方程4. 逻辑电路图一. 3 位二进制同步加法计数器5. 电路的自启动能力000001010011111110101100/0/0/0/0/0/0/0/1/C 图示 3 位二进制同步加法计数器工作时，不存在无效状态，则电路具有自启动能力。 6. 总结与

50、推广驱动方程输出方程 n 位二进制 同步加法 计数器1. 状态图二. 3 位二进制同步减法计数器000001010011111110101100/0/0/0/0/0/0/0/1/B2. 逻辑表达式111/10100011110000/0010/0011/0101/0110/0100/0001/0101000111101001100001000111101011010001000111101010101二. 3 位二进制同步减法计数器2. 逻辑表达式3. 触发器的激励方程4. 逻辑电路图二. 3 位二进制同步减法计数器5. 电路的自启动能力 图示 3 位二进制同步减法计数器工作时，不存在无效状态

51、，则电路具有自启动能力。 6. 总结与推广驱动方程输出方程 n 位二进制 同步减法 计数器000001010011111110101100/0/0/0/0/0/0/0/1/B三. 3 位二进制同步可逆计数器3位二进制同步加法计数器3位二进制同步减法计数器增加一个加减控制信号三. 3 位二进制同步可逆计数器 带有加/减控制信号的方案 双时钟方式的方案 此类器件有两个时钟输入端：加法时钟和减法时钟； 要实现何种计数功能，外部时钟就从对应时钟端输入； 一般要求两个时钟信号不同时出现。同步加法计数器可逆计数器 二进制 74LS161、74LS163 十进制 74LS160 二进制 74LS191、74

52、LS193 十进制 74LS190异步计数器 十进制 74LS90 二进制 74LS1978.3.3 集成计数器芯片封装图功能示意图GNDEP VCC CO Q0 Q1 Q2 Q3 ET LD 74LS16113245678161514131211109D3 CRCLK D0 D1 D2 74LS161Q3 Q2 Q1 Q0 CO D0 D3 D2 D1 Q3 Q2 Q1 Q0 CO EP ET CLK CR LD EP ET CLK LD CRD0 D3 D2 D1 1. 4 位二进制同步加法计数器74LS161一. 集成二进制同步加法计数器1. 4 位二进制同步加法计数器74LS161 输

53、 入 输 出CR LD EP ET CLK D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 CO 0 0 0 0 0 0 1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 1 1 1 1 1 0 1 1 0 计 数 保 持 保 持 0 异步清零，低有效1. 4 位二进制同步加法计数器74LS161 输 入 输 出CR LD EP ET CLK D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 CO 0 0 0 0 0 0 1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 1 1 1 1 1 0 1 1 0 计 数 保 持 保 持 0

54、 异步清零，低有效 同步置数，低有效1. 4 位二进制同步加法计数器74LS161 输 入 输 出CR LD EP ET CLK D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 CO 0 0 0 0 0 0 1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 1 1 1 计 数 1 1 0 1 1 0 保 持 保 持 0 异步清零，低有效 同步置数，低有效 控制端高有效，工作，4位二进制加法计数4位二进制加法计数1. 4 位二进制同步加法计数器74LS161 输 入 输 出CR LD EP ET CLK D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q

55、0n+1 CO 0 0 0 0 0 0 1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 1 1 1 4位二进制加法计数 1 1 0 1 1 0 保 持 保 持 0 异步清零，低有效 同步置数，低有效 控制端高有效，工作，4位二进制加法计数 优先级：清零置数计数2. 4 位二进制同步加法计数器74LS1633. 十进制同步加法计数器74LS160GNDEP VCC CO Q0 Q1 Q2 Q3 ET LD 74LS16313245678161514131211109D3 CRCLK D0 D1 D2 74LS163Q3 Q2 Q1 Q0 CO D0 D3 D2 D1 Q3 Q2 Q1

56、 Q0 CO EP ET CLK CR LD EP ET CLK LD CRD0 D3 D2 D1 74LS16074LS160 输 入 输 出CR LD EP ET CLK D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 CO 0 0 0 0 0 0 1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 1 1 1 计 数 1 1 0 1 1 0 保 持 保 持 0 异步清零，低有效 同步置数，低有效 控制端高有效，工作，4位二进制加法计数 优先级：清零置数计数同步清零2. 4 位二进制同步加法计数器74LS1612. 4 位二进制同步加法计数器74LS1632.

57、 4 位二进制同步加法计数器74LS161 输 入 输 出CR LD EP ET CLK D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 CO 0 0 0 0 0 0 1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 1 1 1 计 数 1 1 0 1 1 0 保 持 保 持 0 异步清零，低有效 同步置数，低有效 控制端高有效，工作，4位二进制加法计数 优先级：清零置数计数十进制加法计数 十进制加法计数3. 十进制同步加法计数器74LS1601. 4 位二进制同步可逆计数器74LS191二. 集成二进制同步可逆计数器（带有加/减选择控制信号）芯片封装图功能示意

58、图GNDQ3 VCC D0 CLKI CLKO C/BD3 D2 LD 74LS19113245678161514131211109Q2 SQ1Q0 D1 U/D74LS191Q3 Q2 Q1 Q0 C/B D0 D3 D2 D1 Q3 Q2 Q1 Q0 C/B S U/D CLKI LD S U/D CLKI LD D0 D3 D2 D1 CLKOCLKO 1. 4 位二进制同步可逆计数器74LS191 输 入 输 出 LD S U/D CLKI D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 0 0 4位二进制加

59、法计数 1 0 1 4位二进制减法计数 1 1 保 持 异步置数，低有效1. 4 位二进制同步可逆计数器74LS191 输 入 输 出 LD S U/D CLKI D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 0 0 4位二进制加法计数 1 0 1 4位二进制减法计数 1 1 保 持 异步置数，低有效 计数控制端低有效，时钟 工作 加/减控制端为 0 时，4位二进制加法计数 加/减控制端为 1 时，4位二进制减法计数1. 4 位二进制同步可逆计数器74LS191 输 入 输 出 LD S U/D CLKI D3 D

60、2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 0 0 4位二进制加法计数 1 0 1 4位二进制减法计数 1 1 保 持 异步置数，低有效 计数控制端低有效，时钟 工作 加/减控制端为 0 时，4位二进制加法计数 加/减控制端为 1 时，4位二进制减法计数 优先级：置数计数2. 4 位二进制同步可逆计数器74LS193二. 集成二进制同步可逆计数器（双时钟方式）芯片封装图功能示意图GNDQ3 VCC D0 D3 D2 LD 74LS19313245678161514131211109Q2 Q1Q0 D1 CLKD CLKU