可编程可逆计数器

1、自动化专业电子课程设计报告题 目:可编程可逆计数器设计姓名王振学号0808020231指导教师：廖晓纬评阅成绩等次：电气信息工程系2010-2011 第二学期摘 要：本课程设计是基于Altera公司开发的QuartusII软件进行的设计， 利用Quartus II设计软件的元件库所提供的集成器件来实现任意进制计数器 的设计，此软件是学习。入（电子设计自动化）技术的重要软件。其中硬件使 用高性价比的FPGA/CPLD （元件可编程逻辑闸阵列/复杂可编程逻辑器件） 器件，软件利用VHDL （超高速集成电路硬件描述语言）语言，计数器电路的 功能取决于硬件描述语言对设计对象建模的描述，经过精心调试使可

2、编程器 件的芯片利用效率达到最优，较之以往的数字电路设计和单片机功能设计具 有灵活简便的优势，特别是在对复杂计数器设计，可大大减少调试时间，优 化系统设计。关键词：EDA；任意进制计数器；QuartusII； VHDL TOC o 1-5 h z 前言3 HYPERLINK l bookmark16 o Current Document 一、设计的任务与要求 4 HYPERLINK l bookmark19 o Current Document 1.1设计任务4 HYPERLINK l bookmark22 o Current Document 1.2设计要求4 HYPERLINK l boo

3、kmark27 o Current Document 二、总体设计和系统框图42.1计数器方案4 HYPERLINK l bookmark30 o Current Document 2.2数码管驱动显示方案4 HYPERLINK l bookmark33 o Current Document 2.3 N进制设定设计方案5 HYPERLINK l bookmark36 o Current Document 2.4电路系统总体设计5 HYPERLINK l bookmark39 o Current Document 三、硬件设计6 HYPERLINK l bookmark42 o Current

4、Document 3.1计数器部分设计硬件连接方式6 HYPERLINK l bookmark52 o Current Document 3.2驱动译码部分设计7 HYPERLINK l bookmark57 o Current Document 3.3进制输入部分设计7 HYPERLINK l bookmark60 o Current Document 3.4整体电路部分7四、软件设计（系统仿真） 94. 1程序工作流程图 9 HYPERLINK l bookmark63 o Current Document 4.2仿真步骤及结果10五、设计结果分析12 HYPERLINK l bookma

5、rk68 o Current Document 5.1系统能实现的功能 125.2系统所选用软件及芯片型号12 HYPERLINK l bookmark71 o Current Document 六、设计总结和体会12 HYPERLINK l bookmark74 o Current Document 6.1设计总结126.2设计的收获及体会12 HYPERLINK l bookmark77 o Current Document 6.3设计的完善13 HYPERLINK l bookmark80 o Current Document 致谢13 HYPERLINK l bookmark83 o

6、Current Document 参考文献13程序代码14随着电子技术、计算机技术和EDA技术的不断发展，利用FPGA / CPLD 进行数字系统的开发已被广泛应用于通信、航天、医疗电子、工业控制等领 域。与传统电路设计方法相比，FPGA / CPLD具有功能强大，开发周期短， 投资少，便于追踪市场变化及时修改产品设计，以及开发工具智能化等特点。 近年来，FPGA / CPLD发展迅速，随着集成电路制造工艺的不断进步，高性 价比的FPGA / CPLD器件推陈出新，使FPGA / CPLD成为当今硬件设计的 重要途径。在FPGA / CPLD的应用设计开发中，VHDL语言作为一种主流的 硬件描

7、述语言，具有很强的电路描述和建模能力，能从多个层次对数字系统 进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性， 并在语言易读性和层次化、结构化设计方面。表现出了强大的生命力和应用 潜力。QuartusII是Altera公司在21世纪初推出的FPGA / CPLD集成开发环境， 是Altera公司前一代FPGA / CPLD集成开发环境Max+PlusII的更新换代产 品，其界面友好，使用便捷，功能强大，为设计者提供了一种与结构无关的 设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。计数器是数字系统中使用最多的时序电路之一，不仅能用于对时钟脉冲 计数，还可以用于分

8、频、定时、产生节拍脉冲和脉冲序列以及进行数字运算 等。可变进制计数器由于计数容量可以根据需要进行变化，为其广泛使用创 造了便利。本课程设计是在QuartusII开发环境下，用VHDL语言实现一种具 有清零、使能控制、可逆计数和可变进制功能的计数器。、设计的任务与要求1.1设计任务设计出一个模值16以内任意进制的可编程可逆计数器。1.2设计要求使可编程可逆计数器具有以下功能：（1）具有的功能清零、使能控制、可逆计数、可变进制功能。（2）进制输入需要显示，还要有控制端控制，计数器输出也要显示。二、总体设计和系统框图2.1计数器方案计数器是本设计的最主要的部分，本设计使用了Altera公司开发的Qu

9、artusII软件，硬件芯片选用ALTERA公司研发的2.5v的ACEX1K系列的 EP1K10TC100-1型号，软件使用VHDL语言对设计对象建模，实现一种具有 清零、使能控制、可逆计数和可变进制功能的计数器，无需人工修改属性， 软件会自动设置好最佳配比给予所设计的电路。V2v5 :ir3.:司 3.， 娘顼:.0nst42.2数码管驱动显示方案用VHDL描述语言设计一种二-十进制BCD译 码器，译码器输入din为4或5位二进制数，输出 为以4位二进制数表示的两个十进制数a,b。如右图所示，粗线代表数据总线，din3.0代表4位淮南师范学院电气信息工程系自动化专业电子课程设计报告二进制输入

10、端口，可为00001111, din4.0为5位二进制输入端口，可为 0000011111,不过在设计中只需要输入到10000即可，a3.0和b3.0设置 为输出为00001001的数据输出口，BCD译码器可选用74LS48BCD-7段译码器/驱动器，BCD译码器后面接数码显示器如BS202数码显示器器件。2.3 N进制设定设计方案设计一个十七进制计数器来构成016进制可任意设定的计数器，计数器 的输入由人工手动按cp键输入单个脉 冲累加得到，并设置一个与门可以把输 入的数据传输到计数器模块当中（在实 际中可设计为接触按键），从而使模块独立化。右图所示clk为cp脉冲手动输 入端，通过人工控制

11、cp脉冲来输入进制值，y4.0为进制输出，可用数码管 显示输入的进制值，如果用户想要更改进制，可用clr清除控制进制为0，从 新输入进制。2.4电路系统总体设计设计方案的框图如图1所示。使用模值为16的芯片器件，设计一个进制输入端，供用户选择所需的进 制，然后给与计数器计数脉冲，用控制端控制计数器工作，在由驱动显示模 块显示进制和计数状态。时钟脉冲进制输入图1可编程可逆计数器总体框图三、硬件设计3.1计数器部分设计硬件连接方式! DlkDO p-! clrq3.O-! en；i upin.二：i-mt2clk为时钟信号，由时钟信号的上升沿触发计数；m为进制输入端，当其变化时，计数容量相应发生变

12、化；clr为清零控制端，当其为高电平时清零；en为使能控制端，当其为高电平时正常计数，当其为低电平时暂停计数，相当于保持；updn为计数方向控制端，当其为高电平时计数器加法计数，当其为低电平时计数器减法计数。（6）q为数据输出端（7）co进位输出端，如果计数达到进位，输出为高电平3.2驱动译码部分设计A3. :;m二飞世.二inst（1）bcd7s为BCD译码器端口图，其中A3.0 为4为二进制输入，此处使用功能为00001001， ,led7s6.0为译码器输出端口，共阴极接入数码管上。（2）V2是一种可以把二进制转换为十进制的译码器，din为4位二进制 输入015，a,b分别为十进制的个位

13、和十位输出,a输出为09，b输出为01。（3）V5是功能和V2 一样的译码器，不过是在输入时增加了输入量，输 入为016,din为5为二进制输入端口最大输入可为31，在设计中把最大值设 置为16，输出端口 a,b分别为十进制的个位和十位输出,a输出为09，b输出 为01。3.3进制输入部分设计设计一个十七进制计数器ct17供用户输入16以内的进制值，它可以输入 016，输出为5位二进制端口，数据为0000010000，具有清零，进位输出功 能。后面接入V5译码器即可分别显示输入数据的个位和十位。3.4整体电路部分Quartus II软件可实现混合编辑，先建立一个工程项日，然后建立5个 VHDL

14、 文本文件，分别命名 “jishuqi.vhd” “ct17.vhd” V2.vhd” V5.vhd” “bcd7s.vhd”，保存，然后分别输入程序代码，然后可对上述五个文件分别 创建图元符号，成功后就可以使用，即可在原理图上编辑，连接好各模块即淮南师范学院电气信息工程系可设计出可编程可逆计数器原理图。图2.总体设计图上图中黑色粗线条代表数据连接总线，黑色细线代表连接线淮南师范学院电气信息丁程系自动化专业电子课程设计报告四、软件设计（系统仿真）4. 1程序工作流程图显然开始时要全部清零，然后输入所需进制值，在数码管中显示出来，然 后用与门控制控制把进制输入到计数器中，开始计数，输入1HZ脉冲

15、，然后 把使能控制开关打开，接下来就可以改变计数方向，观察数码管显示。淮南师范学院电气信息工程系4.2仿真步骤及结果该多功能可变进制计数器在Quartus II开发环境下用混合编辑方法分别 进行了功能仿真和时序仿真验证，仿真结果如图3,图4。值得注意的是，这里所设计的多功能可变模计数器具有如下特点：（1）该设计的多功能可变进制计数器具有多个功能控制端。因此各个控制 端的优先权顺序就成为设计的关键，经过理论分析和仿真调试，最终确认的 优先权顺序为：clr（清零）一cp（进制输入）一kz（进制控制）一clk（时钟触发）一 en（使能）一updn（计数方向）。这个优先权顺序可以有效地保证各个功能的完

16、整 实现，以及技术器的稳定运行。（2）为了防止出现计数失控，大多数计数器采用给计数器增加一个复位控 制端的办法，当发现计数输出q发生了计数失控时，通过复位控制端将计数 器复位来排除计数失控。这种方法虽然有效，但是每次出现计数失控都要手 动控制复位，给实际使用带来了不便。该设计的多功能可变模计数器中，将 当前的计数输出q与当前的计数最大值m_temp进行比较，如果q比m_temp 大，则强制将m_temp赋给q，这样就可以自动避免计数失控，不必再增加 手动的复位控制端。图3.可编程可逆计数器功能仿真图如图3所示，首先清零，给予cp14个脉冲，jh输出为6,对应数码管显示 为1，jl输出为102，

17、对应数码管显示为4,在一起可得出输入14个脉冲，然 后使kz键为1可把进制输入到硬件jishuqi中，clk开始有1HZ脉冲开始计 数,xh,xl，根据进制的输入开始从0输出到输入的进制值在减去1即为13,所 以xh为输出6，对应数码管显示为1，xl输出为79，对应数码管显示为3， 当叩dn为高电平1时，计数状态为加计数，而为低电平0时，计数器状态为 减计数，在图中可以明确看出。Co为计数器的进位输出，高电平显示。图3 图4的原理是一样的，只不过一个是功能仿真，一个是时序仿真。图4.可编程可逆计数器时序仿真图仿真图里面的数据可参照下面的表格：下表第一行为译码器输出，第二行为 数码管对应显示63

18、69179102109125712711101234567895.1系统能实现的功能能实现模值为16的清零、使能控制、可逆计数和可变进制功能。说 明了设计的正确性。5.2系统所选用软件及芯片型号软件：QuartusII芯片型号：ACEX1K 系列的 EP1K10TC100-1六、设计总结和体会6.1设计总结QuartusII是EDA数字电路的一种学习软件，它可使设计者能方便地进 行设计输入、快速处理和器件编程。经过课程设计的磨炼，让我知道自己知识的不足，知识是学不完的，我 要学习的知识还有很多，而且EDA技术的掌握应该从模仿、理解、实践和创 新开始。6.2设计的收获及体会通过本次设计，首先，在

19、大量的查阅资料的过程中，要对资料进行分析 比较，选择适合的资料，同时掌握了许多课本上学不到的知识。使我认识到 EDA技术是现在我们学习自动化以后可能要学习的，自动化技术现在以及将来 都会处于主流地位。其次，使我学会了 QuartusII软件，如何选择元器件，以及如何对元器件 进行连接，如何加载程序并进行仿真等等。再次，我们的学习不但要立足于书本，以解决理论和实际教学中的实际 问题为日的，还要以实践相结合，理论问题即实践课题，解决问题即课程研淮南师范学院电气信息工程系自动化专业电子课程设计报告究，学习就应该采取理论与实践结合的方式，理论的问题，也就是实践性的 课题。这种做法既有助于完成理论知识的

20、巩固，又有助于带动实践，解决实 际问题，加强我们的动手能力和解决问题的能力。6.3设计的完善该设计的多功能可变进制计数器可根据需要将模值的最大值由16进一步 扩展，获得更高的计数进制。致谢在本次课程设计中，非常感谢我的指导老师廖晓纬老师的指导和点拨， 以及同学们的帮助。廖晓纬老师的严谨教学态度和对待学子们的和蔼可亲一 直是我们学习中的榜样，经过廖老师循循善诱的教导以及师生间对于问题的 讨论，逐渐完善了我的设计思路，同时感谢同学们之间的相互鼓励和帮助， 才能使我很成功完成了我的电子课程设计。参考文献1张亦华，延明编著.数字电路EDA入门一VHDL程序实例集.北京：北京邮 电大学出版社，2003刘

21、吕华编著.数字逻辑EDA设计与实践一Max+plus II与 Quartus 11双剑合璧. 北京：国防工业出版社，2006顾斌，赵明忠等 编著.数字电路EDA设计.西安：西安电子科技大学出版社， 2004李宜达编著.数字逻辑电路设计与实现.北京：科学出版社，2004周润景，苏良碧编著.基于Quartus I的数字系统Verilog HDL设计实例详解. 北京：电子工业出版社，2010淮南师范学院电气信息工程系自动化专业电子课程设计报告6陈小毛，胡机秀，卜波涛编著.新编数字电路与EDA技术实验实训指导.北京：国防工业出版社，2008程序代码(1)多能能计数器jishuqi代码library i

22、eee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity ct16 isport (clk ,clr,en,updn:in std_logic;m:in integer range 0 to 16;co: out std_logic;q : buffer integer range 0 to 15);end ct16;architecture one of ct16 is 定义计数最大值m_tempsignal m_temp:integer range

23、0 to 15;beginprocess(clk,clr,m)beginm_temp=m-1;清零功能if clr=1 then q=0;com_temp then q=m_temp;elsif en=1 then计数使能控制if updn=1 thenif q=m_temp then q=0;co=1;加法计数else q=q+1;co=0;end if;elsif 叩 dn=0 then减法计数if q=0 then q=m_temp;co=1;else q=q-1;co=0;end if;end if;end if;end if;end process ;end architecture one;（2）ct16计数器代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ct16 isport (clk :in bit;oc:out bit;clr:in bit;y : out integer range 0 to 15);end ;architecture a of ct16 issignal q:integer range 0 to 15;beginp1: process (clk)begini