使用Allegro的DDR2分析讲座

1、使用Allegro的DDR2分析讲座作者：Golden Qian日期：2007-11-81：概要近些年，随着存储器接口的高速化，在接受端如何保证信号完整性和时序的要求 变的困难。特别是DDR2，随着数据传输的提高，延迟和设计容差的减少，仅仅 几十个PS的建立时间，保持时间，skew时间，使设计越来越复杂。这里，我们 就介绍下DDR2设计的 简单原理，以及如何使用ALLEGRO对DDR2进行仿真。2： DDR2设计课题CTRLCLKDQDOS1.源同步方式自DDR SDRAM以来，由传统的同步时钟方式，转变成在时钟的上升沿和下降沿同 时进行数据采样的方式，由于这种方式，BUS数据的传输速率才有可

2、能得到提高， 不过，设计的延迟和时序要求更严格了。ComponentSetupHoldUnitsCommentsTotal budget1,8751,875ps266MHz period = 3.75ns half periodTransmitter skew-790-790psVendor data sheetReceive skew-500-500psVendor data sheetBoard skew budget585585psSkew available for the board图图2: 一般的时序要求参考文献Technical Note DDR SDRAM Point-to-P

3、oint Simulation ProcessMicron Technology,Inc根据Micron公司的资料，数据率为533Mbps的DDR2，大约有585ps左右板级的 设计budget,如果扣除信号完整性和电源完整性的budget以后，可供给线路延 迟的budget仅有30ps左右，仅使用数据线等长操作，已不能符合要求。同时，从DDR2采用了的机能之一ODT(On-Die Termination)。所谓ODT，是 在DRAM内部有终端电阻，DRAM是主动的状态的时候启动ODT，是待机状态的时 候ODT关闭的机能。根据这个，能降低信号的反射，提高信号质量，降低功耗。 不过，最适合的终端

4、电阻器的验证变成必要。图3： ODT的结构3： DDR设计流程 下图为设计中有DDR2的印刷电路板的设计流程。图4： DDR2的印刷电路板的设计流程该图表明了信号完整性和电源完整性的分析和布局布线的协调关系。4： DDR2分析过程的说明4.1阻抗设计为了掌握反射和传输损耗的影响，需要在基板设计的初期阶段，确认基板制造厂 可制造的层构成，进行阻抗设计。关于阻抗设计手法，请参看使用了 Allegro 的特性阻抗讲座。4.2电源噪音分析对于像DDR2这样对电源噪声要求严格的设计，必须关注电源噪音(Vref噪音)的 现象，如不选择和配置最适合的bypass capacitor，稳定电源信号，设计质量

5、将不能确保，无法满足设计要求。关于电源噪音分析手法，请确认使用了 Allegro的电源噪音分析讲座。4.3板前分析需要在布线前，进行模拟，进行最后拓扑结构等的电路验证，网络附加的约束条 件的验证。4.3.1串话分析像DDR2这样的高速信号传输，由于串扰噪声，波形的失真和延时变得严重。 需要进行仿真设计，考虑使用的材料和叠层构成，决定最大并行线路长度和最小 导线spacing的规则，分配给关键网络。关于串扰分析方法，请参考使用了 Allegro的串话分析讲座。4.3.2线路拓扑验证（反射分析）在布线前进行信号的反射仿真，布局设计后的验证等工作，对于象 DDR2 一样的高速信号变成不可缺少。关于反

6、射分析手法，请参考使用了 Allegro 的信号的反射分析讲座。4.4 设计规则设定DDR2设计，为了满足严格的时序要求，为了控制信号的延迟时间，布线变得非 常重要。印刷电路板，因为各层信号的传达速度不同，不同线路严格控制延迟时 间。因此，需要对网络设定延迟规则，手动布线和自动布线时候实时地能进行规 则检查。1：使用Electrical CSet，对网络制作延迟规则。2：把制作的延迟规则分配给相同的网络。3：布局布线A:手动布线图7：手动布线被指定规则的网络，在手动布线的时候，左下方的显示DRC显示框，红色代表没 有满足设计规则，绿色代表满足设计规则。B:自动布线：有规则分配了的网络，线路在自

7、动布线的时候，会根据有关规则的进行计算布线。图8 ：自动布线4.5板后分析: 如果布线完成了，要进行作为板后验证工作，包含了以下内容，需要确认转换速率和下降， 孔径大小由于在布线产生的反射 和传输损耗位组合的码间干涉（ISI）时钟跳动ODT(On-Die Terminations)以下，关于在Allegro的DDR2分析手法简单地说明1：使用Allegro的同步BUS分析功能，设定了的巴士对应的时钟信号。首先开 始进行bus的定义：图9： BUS信号的定义2：进行BUS的选择和存储器的buffer模型的选择。图10： Buffer模型的选择3：设定和BUS关联的时钟/闸门网络。图11:时钟/闸

8、门网络的分配4：设定时钟/闸门网络和BUS的网络的对应关系。图12：.时钟网络和BUS的对应关系5：对BUS网络和时钟/闸门网络进行激励源的设定。图13：指定激励源6:如果设定完成，可以实施仿真，验证结果。*进行由于线路的反射和损失，ODT的阻抗的验证，信号的反射分析，用眼图来表示，进行 多种ODT方式的反射和损耗的验证。图14： ODT的验证*码间干涉(ISI) 时钟跳动确认时钟跳动和码间干涉(ISI)对波形带来的影响。SF POSTUI2 C8 Aclhc Hcv:LN !牌心Vih(AC)Vih(DCDVrefVlKDC)VlKAOTliut |iuj图15：码间干涉(ISI)的验证*进

9、行数据有效眼图的确认 信号的反射分析，根据眼图的显示，进行有效窗的测量。VihUC)Vih(DO Vref Vii(DC) V1KAC3T urE 可E_pp5ruipib)R_TJQI%卜PCflTI U2 Aclhc Rcvr Si FCtSTU9 广胃粮I，.!J图16：反射眼图的验证* Setup/ Hold 时间SDRAM的Setup/Hold时间，标准以使用转换速率1.0v/ns的输入信号。晶体管从High要改 换为Low，需要那个晶体管的门一定量的电荷积蓄，这个电荷相当于1.0v/ns曲线下面的电 荷。图17：标准的转换速率*可是实际的设计，既有比转换速率1.0v/ns快的情况又

10、有慢的情况。这样的情况，按照设计转换速率需要分析。信号转换速率快的情况，信号为了开关领域(Setup条件，从Vref到Vih(ac)间，Hold条件 从Vil(dc)Vref间)非常快地变迁，要达成与1.0v/ns的转换速率信号同样的电荷领域，需 要+At的时间。图18：快的转换速率* 信号转换速率慢的情况，为了信号在开关领域变迁非常花费时间，要达成与1.0v/ns 的转换速率信号同样的电荷领域，需要-At的下降时间。图19：慢的转换速率*Allegro模拟结果，能用报告给出最大Setup/Hold时间。图20：分析报告图 21： Address/command/control 信号的时序表格图22： data信号的时序表格5：小结针对DDR2的设计，需要采用仿真模拟，进行的信号完整性和电源完整性的验证，并满足严 厉的时序要求。下面是需要在仿真中考虑的因素：与阻抗不连续电源噪音串扰反射延迟BUS同步符号间干涉(ISI)时钟跳动ODTSetup/Hold 时间使用Allegro设计DDR2基板的经验技术的详细设计套件分析数据，免费下载DDR设计 套件： HYPERLIN