3D集成电路中的TSV技术概要

1、3D集成电路中的TSV技术概要北京航空航天大学电子信息工程学院马志才1.TSV技术简介TSV(throughsiliconvia)技术是穿透硅通孔技术的缩写，一般简称硅通孔技术，是三维集成电路中堆叠芯片实现互连的一种新的技术解决方案。由于TSV能够使芯片在三维方向堆叠的密度最大、芯片之间的互连线最短、外形尺寸最小，并且大大改善芯片速度和低功耗的性能，成为目前电子封装技术中最引人注目的一种技术。如图1.1所示是4层芯片采用带载圭寸装方法(tapecarrierpackage,TCP)(见图1.1(a)和采用TSV方法(见图1.1(b)封装的外形比较。业内人士将TSV称为继引线键合(wirebon

2、ding)、载带键合(TAB)和倒装芯片(FC)乏后的第4代封装技术。图1.1TSV封装外形比较2.TSV及其技术优势缩小封装尺寸；高频特性出色，减小传输延时、降低噪声；降低芯片功耗，据称，TSV可将硅锗芯片的功耗降低大约40%；热膨胀可靠性高。3.TSV的主要技术环节1)通孔的形成晶片上的通孔加工是TSV技术的核心，目前通孔加工的技术主要有两种，一种是深反应离子刻蚀，另一种是激光打孔。激光技术作为一种不需掩模的工艺，避免了光刻胶涂布、光刻曝光、显影和去胶等工艺步骤，已取得重大进展。然而，未来当TSV的尺寸通孔降到lOUm以下时，激光钻孔就面临着新的挑战。目前这两种技术的细节及其选择仍然在探索

3、中，不过一些先期进入的厂商已经推出相应的加工设备。此外，形成通孔后还有绝缘层、阻挡层和种子层的淀积以及孔金属化等工艺技术。图3.1是6个芯片堆叠采用TSV封装的存储器示意图。rpenJ图3.1采用TSV封装的存储器示意图2)晶片减薄如果不用于3D封装，目前0.30.4mm的晶片厚度没有问题，但如果晶片用于3D封装则需要减薄，以保证形成通孔的孔径与厚度比例在合理范围，并且最终封装的厚度可以接受。即使不考虑层堆叠的要求，单是芯片间的通孔互连技术就要求上层芯片的厚度在2030ym，这是现有等离子开孔及金属沉积技术比较适用的厚度。目前较为先进的多层封装使用的芯片厚度都在100ym以下。未来芯片厚度将达

4、到25ym甚至更小。晶片减薄目前采用磨削加工，要经过粗磨、精磨和抛光等不同的加工工序。晶片减薄技术中需要解决磨削过程晶片始终保持平整状态，减薄后不发生翘曲、下垂、表面损伤扩大、晶片破裂等问题。3)TSV键合完成通孔金属化和连接端子的晶片之间的互连通常称为TSV键合技术。这种技术采用的工艺有金属一金属键合技术和高分子黏结键合等，而目前以金属一金属键合技术为主要方式，因为这种技术可以同时实现机械和电学的接触界面。例如铜一铜键合在3504000C温度下施加一定压力并保持一段时间，接着在氮气退火炉中经过一定时间退火而完成TSV键合。现在这种TSV键合已经有相应设备问世。图3.2是已经完成通孔处理并将多

5、层芯片键合的TSV封装剖面图。图3.2TSV封装剖面图4.TSV的技术关键3DIC技术继续向细微化方向发展，硅通孔3DIC互连尚待解决的关键技术之一是通孔的刻蚀。TSV穿孔主要有两种工艺取向先通孔(viafirst)和后通孔(vialast)，前者是在IC制造过程中制作通孔，后者在IC制造完成之后制作通孔。先通孔工艺又分为两种前道互连型和后道互连型。前者是在所有CMOS工艺开始之前在空白的硅晶圆上，通过深度离子蚀刻(DRIE)实现，由于穿孔后必须承受后续工艺的热冲击(通常高于1000C)，因而多使用多晶硅作为通孔填充材料；而后道互连型则是在制造流程中在制造厂实现的，一般使用金属钨或铜作为填充材

6、料。显然，先通孔方法必须在设计IC布线之中预留通孔位置，在IC器件制造完成之后，在预留的空白区域进行穿孔，一般采用激光钻孔的方式，通过电镀镀铜实现孔金属化，因而具有更好的导电性能。这两种方法哪个会占据主导地位，以及其中诸多技术细节仍然需要探索研究。在晶圆制造CMOS或BEOL步骤之前完成硅通孔通常被称作Via-first。此时，TSV的制作可以在金属互连之前进行，实现core-to-core的连接。该方案目前在微处理器等高性能器件领域研究较多，主要作为SoC的替代方案。Via-first也可以在CMOS完成之后再进行TSV的制作，然后完成器件制造和后端的圭寸装。而将TSV放在圭寸装生产阶段，通

7、常被称作Via-last,该方案的明显优势是可以不改变现有集成电路流程和设计。目前，部分厂商已开始在高端的Flash和DRAM领域采用Via-last技术,即在芯片的周边进行通孔，然后进行芯片或晶圆的层叠。Aviza公司DavidButler10月在SEMICONEuropa期间的演讲中，比较了以上两种最基本的集成方案（表1）。可以看出，Via-first工艺的设计需要在IC设计阶段进行，对关键尺寸（CD）控制的要求比Via-last制程更为严格。LamResearch公司3DIC刻蚀产品线资深产品经理SteveLassig则认为，对于TSV工艺开发，目前最需要的是业界尽早就最佳工艺集成方案达

8、成共识。正是因为业界未能达到共识，目前硅通孔技术可以说还处于开发的早期阶段。Via-fiViJ-l.kSLCMOSAI3EOL之苗BEOLABoudijif_|设计阶投秦人1DM门诃血ehipIDM察时测厂常要严烙的CD輕剣匚门控嘲可说相对返核通札寬蘆5-2（him通真宽虞aj-snutii圳戏比AR到1帰世比HR3;1到15；1骨料*ft；A丫im母，Y賦Igoiwiu表1硅通孔方法比较此外，3DTSV的关键技术难题还包括：通孔的形成；堆叠形式（晶圆到晶圆、芯片到晶圆或芯片到芯片）；键合方式（直接Cu-Cu键合、粘接、直接熔合、焊接）；绝缘层、阻挡层和种子层的淀积；铜的填克（电镀）、去除；再

9、分布引线（RDL）电镀；晶圆减薄；测量和检测等。5展望据国际半导体技术路线图ITRS的预测，TSV技术将在垂直方向堆叠层数、硅品圆片厚度、硅穿孔直径、引脚间距等方面继续向微细化方向发展。在垂直方向上堆叠层数上将由37层裸芯片(DIE)堆叠演进到多达14层裸芯片的堆叠；而为使堆叠14层芯片的封装仍能符合封装总厚度小于1mm的要求，在硅晶圆片减薄上也将由2050ym进一步缩小至8ym的厚度；硅穿孔的直径也由4.0ym缩小至1.6ym引脚间距由10ym缩小至3.3ym。此外，TSV技术的发展重点还包括制造工艺开发、3DIC设计测试、多尺寸穿孔技术、静电保护等。TSV技术的发展趋势预测如图5.1所示：

10、CMOS鮒番理聽曙NAhD,过礼尺1SUjimAneik-hKlI坐RmrH宜片ifr|尺寸丄gnat叶CMOStrc,w图5.1TSV技术的发展趋势预测图DIGITIMESResearch指出，随芯片集成度提高，除让芯片设计成本与时间随之增加外，芯片面积亦随芯片复杂度的提升而增加，在终端产品持续朝短小轻薄与节能省电方向发展下，更促使半导体厂商于制程微缩研发的持续投入。根据摩尔定律(MooresLaw)的预期，随芯片制程技术升级，芯片密度及产出数量每隔18个月将会成长1倍。然而，随着晶圆代工制造跨入纳米级世代以来，摩尔定律进展速度放慢的声音就始终未曾停过。事实上，从65纳米制程升级至45纳米制

11、程，即长达24个月的时间，从45纳米制程升级至28纳米制程，更是历经33个月的时间，不仅远超过摩尔定律所预测的18个月，且制程升级所需时间也明显拉长。如何能够MoreMoore及MorethanMoore,研发出兼顾高度集成与芯片效能，同时具经济效益的先进制程并导入量产，能够在相同制程下，提供更小IC面积，与更高度的集成，硅穿孑L(ThroughSiliconVia；TSV)3DIC制程技术即成为半导体厂商重要技术研发方向。也因此，包括三星电子(SamsungElectronics)、高通(Qualcomm)、美光(Micron)、台积电(TSMC)、日月光(ASE)等半导体大厂，皆先后投入TSV3DIC的研发行列，并各自提出不同TSV3DIC解决方案，就是希望未来能在TSV3DIC市场争得一席之地。在终