2015集成电路课程设计

1、Harbin I nstituteof Techndogy课程设计说明书（论文）课程名称:模拟集成电路课程设计设计题目:采用电阳.电容做 miller补偿的二级运算放大器的设计与实现航天学院 微电子科学与技术系王永牛指导教师:设计时间2015年7月13日-2015年7月24日哈尔滨工业大学哈尔滨工业大学课程设计任务书姓 名:院（系）：航天学院微电子科学与技术系专 业：电子信息科学与技术班 号:任务起至日期:2015 年7月13 日 至 2015年 7月24日课程设计题目:采用电阻电容做 miller补偿的二级运算放大器的设计与实现已知技术参数和设计要求：第一部分电路设计与模拟选择题目，并开展电

2、路设计。确定电路结构；设计电路中各器件尺寸以达到设计参数要求；采用Hspice或Spectre对电路按照题目要求进行相关的直流、 交流、瞬态等仿真。（例如对于放 大器，进行以下相关特性进行仿真，诸如开环增益的幅频和相频响应、CMRR PSRR共模输入范围、输出电压摆幅、压摆率（slew rate ）、建立时间、噪声、功耗等。）第二部分版图设计与验证掌握所给CMO集成电路工艺规则，进行版图设计；根据CMO集成电路工艺规则文件，对版图进行DRC佥证；完成版图与电路的一致性检查（LVS验证）；P EX。完成版图的寄生参数提取（基本要求：学会电路原理图和版图编辑软件的使用；学会电路模拟软件的使用；掌握

3、集成电路性能与电路结构和器件尺寸之间的关系，能够正确分析和设计电路；掌握CMO集成电路制造工艺基本流程及其所需的光刻掩膜版，以及每块光刻掩膜版的作用，能够识别集成电路版图；能够正确设计集成电路版掌握集成电路版图设计规则的含义以及消除或减小寄生效应的措施，图；学会版图设计规则检查（DRC、电路与版图一致性检查（LVS）、版图参数提取（LPE/PEX）软件的使用。要求学生设计实践结束后撰写实践报告，提供各个设计实践环节的结果。工作量：本课程设计在每位同学学习集成电路设计及版图EDA工具的使用的基础上，在备选参考题目中任选其一，完成电路设计及版图设计。熟悉开发环境、学习电路设计和版图设计EDA工具使

4、用以及相关电路的仿真技术：10学时分析题目、确定设计方案：5学时设计、验证以及仿真分析、整理数据：25学时工作计划安排:2015.7.13 - 2015.7.132015.7.14 - 2015.7.172015.7.20 - 2015.7.202015.7.21 - 2015.7.23学习spectre等电路设计EDA工具软件，分析设计题目 设计电路，进行电路仿真和验证学习virtuoso 、calibre等版图设计EDAE具软件 根据所给的工艺规则进行版图设计，并整理数据2015.7.24撰写课程设计报告同组设计者及分工:无同组者指导教师签字教研室主任意见:教研室主任签字*注：此任务书由课

5、程设计指导教师填写。哈尔滨工业大学课程设计说明书(论文)哈尔滨工业大学课程设计说明书(论文)、功能描述设计一个采用电阻电容做 miller补偿的二阶运算放大器，满足如下要求，其中负载电容Cl = 1pF。Av 10000V/V , VDD = 5V , GB = 5MHz , SR 10V/ s ,60 相位裕度，Vout 摆幅=0.54.5V, ICMR1.54.5V ,PdissW 2mW二、电路设计1.设计思路为了同时满足高增益和大的输出摆幅的要求，我们需设计一个二级运算放大器，但这不可避免地引入了额外的极点。由于运放一般闭环工作，所以为了避免运放振荡，我们在设计时必须考虑频率补偿，使其

6、满足一定的相位裕度，但相位裕度过大，运放的时间响应速度慢,60度的相位裕度刚刚好,我们应该努力达到这一值。Miller补偿是一种非常好的补偿方法，但会引入右半平面的零点，考虑将一个电阻与 miller电容串联，将引入的零点移到左半平面，同时与第一非主极点对消，从而可以达到良好的效果。运算放大器采用差动输入方式有很多优点，其最突出的优点是可以抑制共模干扰，提高CMRF和PSRR电流镜做第一级差动运放的负载可以将双端输入转为单端输出，同时也可达到很大的增益。第二级放大器就采用共源级的放大器，可以达到大的输出摆幅。在集成电路制作过程中， 大的电阻会占用很大的芯片面积，提高了成本，而且电阻的精度非常差

7、,虽然做miller补偿用的电阻对精度的要求不是很高，但采用工作在线性区的mos管做电阻，效果更佳。该电阻的栅极如何偏置是一个难题，参考Razavi的10.5节的介绍,我们可以设计一个偏置电路。如图1的M8 M9 M11三个管子为 M10提供偏置。整体电路图设计如图1所示。2.计算尺寸详细计算过程见附录，计算结果总结如下:(W/L )(W/L ) 2 = 1(W/L ) 3 =2(W/L ) 4 = 2(W/L )(W/L ) 6 = 15(W/L ) 7 = 26(W/L ) 8 = 15(W/L )(W/L ) 10 = 2(W/L ) 11= 26I5 = 15Cc=0.3 pFVout

8、 摆幅=0.24.61VPdiss = 0.645mWAv = 170003.上机验证 3.1编辑电路图按照实验指导附录1做数据准备工作。然后进入 /training/ic/spice_labs$目录，启动cade nee的设计环境平台，在命令行提示符($)下执行,$ icfb &首先建立一个设计库,tools - library man agerFile - New - Library。在 Name内添上 shuhao, ok后，选择compile a new techfile，然后 ok。然后选择 techfile在设计库里建立一个schematic view，在 Library Mana

9、ger 菜单 New- cellview，填入 amp,chrt35dg_SiGeview name选schematic，然后ok,则会出现电路图的编辑界面。插入元器件，选择哈尔滨工业大学课程设计说明书（论文）哈尔滨工业大学课程设计说明书（论文）中的nmos5p0 pmos5pO、res、cap等器件。按照计算给各个管子添加宽长尺寸，形成如下电路图,如图 1。然后 check and save 。-7 prric-a_5p0 pmoq_.5 p0 J t4 -pmoa-SpB yJd I. .fpfr|Qa-5pyrI色*jF曲.戸虹幻.flngerEl .ire. I氓塾帀両n贏的壮flng

10、era:】.m;1netsr ., nmot.ipflnvUlnEpq &p餌 eqbi nvtfl”1 -二 r(vfn1* wdp.1 v=2lj 舄afin rara:1rn:1 -gncfi1w=2u flngara:1 m:1-l-2u s rvln 1讯此I帝永胆产1=对.vir fwTBu fingeredI1 Imri -L.ddVj pmo L5p0：金i PEO 5p0 _.vddl-iIIIict列 iw=-峠U fJjhatr ：;1.1 lfn:1pmaa_5p0 jn牛(pino L嗣i1 - x nt47-t“ 甲I呀丽aw- 12u ingere;1 nd；1r

11、iiBts5pS I new ；J寸p輕 虽员I TTTTt*l=2u jndl -fw= .fTngi ra:Tnrfinna_Sp0niTwc-S p0vbiasl |=2u|=2u Idioa严Q， fingrasiyvbiasj-billi2u -饨图1电路原理图3.2编辑二级放大器的 symbol选择 Design-Create Cellview - From Cellview，在弹出的界面，按 ok后出现symbolGen eratio n op tio ns，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需要编辑成想要的符号外观，如图2。图2二级放大器的symb

12、ol3.3采用闭环仿开环的方式对运放进行交流，瞬态以及噪声分析方法和前面的建立 schemtic view ”的方法一样，但在调用单元时除了调用analogLib库中的电压源、信号源等之外，将此 amp调用到电路图中，并添加输入激励源的设置以及负载电容。注意提供电流偏置的电流源通过复制电流得到，所以外加电流源的电流与流过M5的电流相等，外加 mos管的W/L也与M5相等，如图3。电压源设置为5V,信号源设置如下：AC magnitude=1,DC voltage=v in.amplitude 为 50uA , freq=1k。Offset voltage=vi n.图3闭环仿开环电路图在 sc

13、hematic编辑界面，选择Tools- Analog Environment ，出现 Virtuoso Analog DesignEnvironment (ADE)，在 ADE中,设置仿真器、仿真数据存放路径和工艺库，具体地,p roject Directory 改set up-Simulator/Directory/Host 中选择 simulator 为 spectre ,为./simulation 。 Setup-Model Libraries 中 Model Library File找到sm046005-1j.scs 文件填入，section 部分填typical ，再次找到 sm0

14、46005-1j.scs 文件填入,sect ion 咅 B分填 cap acitor ，按add，然后 ok。Variables- opy from cellview,则电路中的变量出现在ADE中Design Variable 一栏中，将vin设置为2.5V，然后点击choose analysis进行仿真设置，首先进行交流仿真设置，在SweepVariable里选择 Frequency,Sweep range 选择 1 10G, , Points per Decade选择 30,如图 4 所示。OK Cancel Defaults ApplyHe”Analysistrande etcnois

15、exfsensdcmatclistb卩工spenvi ppsspsu;pnoisepxfPS卩qpssqpgcqpnoiseqpsefq卩邮AC AnalysisSweep Variable FrequencyDesign VariableTemp eraWreQmiponent ParameterModel ParameterSwee卩 Range Start-Stop center-SpanStart 11Stop 阴Sweep TypeLogarithmic 一 Pbitits Per Decade jNumber of Steps图4交流仿真设置之后选择tran进行瞬态仿真，由于所添加

16、的交流小信号的频率为1kHz,周期为1ms所以Stop Time选择5ms,如图5。卡Il i 测计amtTKiWingdaMiatfmmiOK Cancel Defaults ApplyHelp trailflcacnoiseKfsensdcmatchsWWs卩envl 1)卩sspacp noisepscf卩即qpssqpacqp noiseqpxfqp邛AnalysisTransient AnalysisStop Tme I 5mAccuracy Defaults (eiTpreset)Op tions,. conservalive moderate | liberalEnabled 图

17、5瞬态仿真设置hlPlp然后选择noise进行噪声仿真，设置如下OK Cancel Defaults Apply Com卩onent Parameter Model ParameterSwee卩 Range Start-Sto 卩 centers panStart 为”StopIOS_lkSweep TypeLogarithmic 一 PtJints Per DecadeNumber of Steps30Add S卩 ecific PointsOutput NoisePositive Output ModeZvouSelectvoltage*negative Output Node/gnd !

18、jSelectInput Moisevoltage 一Input Voltage Source/vSSelectEnabled Options.图6噪声仿真设置设置结果如图7。; Virtuoso Analog Design EnvironmentT=27 CSrniulatar: sp ectre10Session SEhip Analyses Variables Outputs Simulation ResultsToolsHelpAnalysesLibrary shuhaocellampACcViewscheiiLatic123Design VariablesDesign卅 Type-I

19、 flC r TRAH# Name Value1 vifLE.5然后点 run and netiist。首先进行交流仿真，仿真结果如图noise1lOGAuto.Star,.yeadet05Aug,yeaac1lOG30Loga.yeaOutputsName/Eignal/ExprValuePlot SaveArguments.,.图7仿真设置MarchPlotting mode:Replace8所示。在幅频特性的图上选取增益为0时对应的频率,相频特性曲线上找到该频率下所对应的相位，即可得相位裕度，从图JIDC ut再在8可以看到该二级放大器的相位裕度约为66，满足目标60的相位裕度。从幅频图

20、上我们还可以得到低频增益，为了更清楚地看出低频增益，我们在其中选择了一点，该点增益为91.7761dB，即 387976 倍，如图 9 所示。AC Respons令110.20,.200g-100P-400图9交流仿真（2）A：91.77B1J然后进行瞬态仿真，仿真结果如图10所示。从图中可以得到，在1kHz频率下，输出信号峰峰值为1.013V，又由于输入小信号峰峰值为lOOuV，所以增益 Av=1.62474/0.0001=16247.说明在1kHz频率下增益已经下降较多。A: (1,4-29E4mB: (1.9313了rn 1.64597再次进行噪声分析,我们分别将噪声信号折算到输入和输出

21、，折算到输入的噪声如图11所示,time ( S )delta:-1,b24/4；slope: 3.23052K图10瞬态仿真波形图折算到输出的噪声如图12所示，从这两幅图中可以明显得看出，在低频时，噪声电压更高，这是受1/f噪声的影响。Noise Responsele.isu16.eu14.12,10.6.00U4.00U2.00U0.0010伽1!&0K1Mfreq ( Hz )图11输入噪声电压600m5!0m+00E300rri200mia0m10H30 1KCalculator中选择0P,再选择直流电路，在list中选pwr,如图13所示。再点击print得到结果，如图Noise R

22、esponse I I I I III I I I I I I10G10K100K 1Mfreq ( Hz )图12输出噪声电压利用此电路图，我们还可近似得到该运放的功耗，在直流扫描时我们保存直流工作电，在14所示。CalcufdtorQizrHelp 43Window Memories Constants OptionsOPC/vi, pwr )Ibrowservtitlastx xydwti叩storclSpecial Functions wavevfifclearcistappsinasinmagin1 expabsfamilyvsisenterundoeexcosacos卩 hasel

23、oglO10*xinterplotvdcide-709tanatanrealdBIOy*x1血plotopopt+45esinhasinhimagdBZOx*2sqrt卩 rintvsvnvar* 123coshacosh们Jf2 11朽printmp/ 0+F-UnhatanhEvaluate BufferDisplay Stack standard RF图13仿功耗设置哈尔滨工业大学课程设计说明书（论文）B回a加卩 54哈尔滨工业大学课程设计说明书（论文）B回a加卩 54Window Expressions InfoOPC/Vl pwr) - -715. 302u图14功耗仿真结果3.4进

24、行CMRR勺仿真1，我们可以通过该电路得到仿真电路图如图15所示，该电路采用单位增益结构，差模增益为 共模增益，那么-20log|A|为CMRR其中A为共模增益。/dc=5我们只需进行交流仿真,交流仿真设置如图4.我们画出如图16所示表达式的示意图。CaVJIndow Memories Cdnslants Options-dB20CVF( 7vout-)Evaluate BufferDisplay Stack j图16 CMRR plot表达式哈尔滨工业大学课程设计说明书（论文）哈尔滨工业大学课程设计说明书（论文）仿真结果如图17,从图中可以得到该运放在低频时的共模抑制比为104.846dB。

25、随频率的上升呈下降趋势。110100101001K10M100W 1C10K100K IMfreq ( Hz )10GA；(7.SE411图17 CMRF仿真结果3.5进行PSRR勺仿真仿真电路图如图18所示，原理与CMRF仿真原理类似。IIvdc=5 cm=vdc-vinItIIJ 1amp一C：1p -f I.-:H记匚=1+uII.11J令nmo3_5p0 I 1. I.-n 己七4 f n ms _ 5 p0 ngt4J “ 一 fig=2lj14U ingerai rfl;1 ini+vdc=7.5finge5：1 nlFl -ampC；1pnmoeJ=2u HI II图24输出摆幅

26、仿真电路图同样进行de仿真设置，仿真结果如图25,从该图我们可以得到输出电压摆幅为208UV466V，满足预设目标。5.0斗.03.131.00.00” &1.02.03左+ .0vinA:(422rl13m 495652) dcha;-4-.9&9JVB: 4.44114 20&.3JU)lQpQ; -1.23571图25输出电压摆幅仿真结果3.8建立时间仿真仿真电路图如图26,输入信号要加一方波信号。.T Lvdc=511JV1_(. v1 =3=2.5V.2t=：1nvdg;=vinTL=1 , Li一.dEp fl.i- -U為詔歼15u- W P -nmos _5p&r.r,C； I

27、p -仪 vdi=2.5!-2un at4 T nm ds_5 p 0 riEt出.g荷上创加Tfin.gers: 1.m：1.图26建立时间仿真电路图进行瞬态仿真，仿真时间设为5US,结果如图27所示。从图中可得下降时间为64ns，上升时间为46ns。哈尔滨工业大学课程设计说明书（论文）A: 2-070511 .9751+)delta: I,-黑.AtTZJSn ,040廿艮)E: G.31ig9Lj gES.SEgLl) alOBe, 图30 slew rate仿真结果局部放大图（1）哈尔滨工业大学课程设计说明书（论文）4.03.02.(5 臥!32 !3uJ.肌time ( 3 )4”(

28、3u5.0U图27建立时间仿真结果3.9 slew rate 仿真仿真电路图如图28所示，输入信号是低电平为 0V,高电平为5V的方波。广vclc=5+JULv1 =& -=51nv2triII10C： Ipn cell view，填入amp，view name选layout，tool选virtuoso，然后ok,则会出现版图的编辑界面。从PDK中选择5v的NMOSP-tie和N-tie，即在NWELL区域里放置和PMOS,按照电路的尺寸填入相应的器件参数。然后放置M1_NWELL，在P衬底放置 M1_PSUB。然后用POLY2（ drw）层连接inv的输入，然后放置 poly2 和 MET1

29、 的 con tact M1_P OLY2，并用 MET1 （ lbl）打上 label 为 vin。用 MET1 （ drw）连接 inv 的输出、电源和地，并分别用MET1 （lbl）打上label为vout、vdd !、gnd !。用drawing层绘制图形,用label层标名称。版图如图32。哈尔滨工业大学课程设计说明书（论文）哈尔滨工业大学课程设计说明书（论文）VaMMHWb!y owvwwIiiH UAAAAAAAAHWAAAAAAAhlC I，二二二 i.lll二二二二 I WNMWNKW dhNNKNMVW H WIllMi hhiIhh 泣LE- 趨!；prIWWS毎磁 XW

30、iM HB VM IM wnv* WWV，rHI 0*1：*|wr. w - wvm mvuhu vm . WWNWHMWmHHW WWW WHHWWWW jSi Jgggggggggjgggggg JSI f 翦礙iS 4J?T? IN強囊 MMSMMKjjSSMMMSaMMS |S殳2 冬?f賣11剽SftSflW郴刚Mi龍Ng 爐 VJ VaAA H X VK I.VhVB XVM-Va/h 3U uKuvwawwwwwMHwuuwm 9-HHq Hfi題幽 HSSSSS礙SB礙總SH991 發:Ig 範I 衆 i範II sg29 D WS_、7i_Hl 1 t-r L-n .霍_%；*

31、 JWftJbAJIgi, bJBft_ A |K, 120 4K fViVVViV XvlVnVvVvKVivVVvffvBm ? CH xaJr* JHW i a -rm bu 5jiuianpait a、j mi jmi7 si 50 劇鑼翹 in6K+：-JK-+hnKTW6 trt爲 iSSsrtS；iS3Si?E*SSSSi5S；甌就fifiSSS iSfiiSSSSSSSSSSfiSSSSSfiBMa=tBgS!ZMMZWWSSMMRiS礙裁發後* 緩狷M 鼻 TWWniTUF LIIIU Ul IBBMMffiSSBMKSB IwWQSvKwWQS B5S3SSSS3SSSSS

32、S；g S * 4sir并渝诳Oe版品运做豪叙 1 2?1aswBwwgasMBoa廳最線/tMDUwiwwjwjmr ； I .JLAXJWJUJ h?_(*H_V.VJAJ鈕WKAnmVftAVJQg. P 1: g_gg_gggggg_ggQgg_gg；ggijggggggggg !l珂:*OrAr_V_V_AA_V_V_A*_. JUi xxr ： f MS |jwL-rjwjwuwL?rjwCiaOWWWW* XVWWlXVWWItWWWVWiS 尊 fil 丫h食團 a0affizaagzsaa0a沁ffllcffiS gjSSSESSSSjSESjSSJSSSSjSjS s 5S

33、 醪邂段矗I jssafiafiafiaaBsafiafiaaBsafissaafigsafiss感 學MMlW jSSSSSS!1 g I瑟蠢愛I 綴 巒 I 矍 I BSBSi囊 SSSSSSiSSSSSSSSSSSRSSSSSSS s 貨 I 虽WW图32运放版图四、版图验证1.DRC验证首先采用DIVA做DRC验证，在DRC验证之前要将divaDRC.rul拷贝到版图库中，在版图编辑界面,菜单Verify- DRC，出现下面对话框，点击Set Switches 按钮，按住 Ctrl复选选择2P2MDUALGETE_process Enable_Antemma_Rules、Enable_

34、Latch_Up_Rules，即选择需要进行DRC检查的复选项，如图33。DRCI Set Switches(Ctrl+mouse far multi pie) |OK CinctlH(*lpOK CartCtilDrauiisflppiyHelpChcctoiy Mdhoti TBithienunctiical _ rver v/a cptJmhzatJon2P3n2p4n2P&HUlSJUfLl_DfgEidhnableDensitjRnlesPolyddsPil!ll；lATE_pcDciess Thide_Top snicfacecLannel_ salicidieCberkiig L

35、imitSvritcll Unm阳 fdtjcK)rieftiRun DRC，出现calibre的DRC工具界面，在 DRC Run Directory中填写DRC的工作目录，就是自己建立的DRC工作目录，结果如图Calibre - DRC RVE : amp.drc.results /export/homeOS/irserl/tralning/ic/fayout_labs/ve35所示。临 ilEView Highlight Tools SetupTopcell amp 1 Resullt (in 1 of 1 Chect$)図 Cell amp - 1 Res训1 ChecK lviD?_

36、 CH a 1 Result0 01图35采用calibre 进行DRC验证结果这里，显示由一个error: Metal2的金属覆盖密度不够， 这是由于我们选择 2metal 2poly工艺，而在amp版图中使用了少量的 metal2，因此，会出现这个问题，这个不是版图设计的图形有问题。Calibre-DRC RVE显示信息如下:=CALIBRE:DRC-H SUMMARY REPORTExecuti on Date/Time:Thu Jul 23 11:13:20 2015Calibre Versio n:V2008.1 20.15 Tue Mar 4 19:02:13 PST 2008Ru

37、le File P ath name:Rule File Title:/ex port/homeO5/user1/trai nin g/ic/layout_labs/verify/drc/_drc_header_1j_00_Layout System:Layout Path(s):Layout P rimary Cell: Current Directory: User Name:GDS/ex po rt/homeO5/user1/tra inin g/ic/layout_labs/verify/drc/a mp .calibre.dbamp/home/homeO5/user1/tra ini

38、n g/ic/layout_labs/verify/drcuser1Maximum Results/RuleCheck: 1000Maximum Result Vertices:4096DRC Results Database:amp .drc.results (ASCII)Layout Dep th:Text Dep th:Summary Report File:Geometry Flaggi ng:ALLP RIMARYamp .drc.summary (RE PLACE)ACUTE = YES SKEW = YES ANGLED = NO OFFGRID = YESNONSIMPLE P

39、OL YGON = NO NONSIMPLE PATH = NOExcluded Cells:COMMENT TEXT + RULE FILE INFORMATIONCheckText Mapping:Layers:Keep Empty Checks:MEMORY-BASEDNO-RUNTIME W ARNINGSRULECHECK SB.7.TOTAL Result Cou nt = 0(0)RULECHECK SB.8.TOTAL Result Cou nt = 0(0)RULECHECK EI.1 .TOTAL Result Cou nt = 0(0)RULECHECK EI.2.TOT

40、AL Result Cou nt = 0(0)RULECHECK EI.3.TOTAL Result Cou nt = 0(0)RULECHECK EI.4.TOTAL Result Cou nt = 0(0)RULECHECK EI.5.TOTAL Result Cou nt = 0(0)RULECHECK MD1 CHK .TOTALResult Cou nt =0RULECHECK MD2 CHK .TOTALResult Cou nt =1(0)(1)-RULECHECK RESULTS STATISTICS (BY CELL)CELL ampTOTALResult Cou nt =

41、1 (1)RULECHECK MD2_CHK . TOTAL Result Cou nt = 1 (1) -SUMMARYTOTAL CPU Time: TOC o 1-5 h z TOTAL REAL Time:2TOTAL Origi nal Layer Geometries: 1140 (1211)TOTAL DRC RuleChecks Executed:188TOTAL DRC Results Gen erated:1 (1)如果有错误，我们可以参照这些信息进行进行修改。2. LVS验证在版图编辑界面，菜单 calibre-Run LVS，出现calibre的LVS工具界面，同样地，

42、在此界面之前还会有一个 Runset的load界面，是以往 LVS配置的load选择。在LVS Run Directory中填写LVS的工作目录，就是刚才建立的LVS工作目录，运行完毕后，会出现report报表，同时会出现 RVE界面进行error的显示，我们可以利用其进行debug。运行结果如图36。Calibre - LVS RVE : amp /export/homeOS/uset*1 ing/ic/layoutjabs/veriflvs/svdbView Layout Source Setupn LVS Results： Designs Mater I0-羁 artip / ampH

43、Input FilasQ Rules FilmO source N獣li$lS Output Files0 LVS Reporto 蜃 Softchk DatabaseERC Pathchk Files图36 LVS验证结果LVS Re port FileREPORT FILE NAME:amp.l vs.re portLAYOUT NAME:SOURCE NAME:/expo rt/homeO5/user1/tra inin g/ic/layout_labs/verify/lvs/a mp .calibre.db/expo rt/homeO5/user1/tra inin g/ic/layo

44、ut_labs/verify/lvs/a mp .src. net(am p)RULEFILE:/ex port/homeO5/user1/trai nin g/ic/layout_labs/verify/lvs/_chrt035dg_sige.lvs.cal_RULE FILE TITLE:LVS MODE:Mentor Calibre LVS Ru nset for Dualgate SiGe P rocess MaskRULEFILENAME:/ex port/homeO5/user1/trai nin g/ic/layout_labs/verify/lvs/_chrt035dg_sig

45、e.lvs.cal_ CREATION TIME:Thu Jul 23 11:21:17 2015CURRENT DIRECTORY:USER NAME:/home/homeO5/user1/tra inin g/ic/layout_labs/verify/lvs user1CALIBRE VERSION:V2008.1 20.15Tue Mar 4 19:02:13 PST 2008INITIAL NUMBERS OF OBJECTSLayoutSourceComponent TypePorts:Nets:1312In sta nces:1110MN (4 pins)MP (4 pins)C

46、 (2 pins)Total Inst:2212NUMBERS OF OBJECTS AFTER TRANSFORMA TIONLayoutSourceComponent TypePorts:Nets:1212In sta nces:MN (4 pins)MP (4 pins)C (2 pins)Total Inst:1212=Number of objects in layout differe nt from nu mber in source.幵*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*INFORMA TION AND W

47、ARNINGS幵*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*MatchedMatchedUnm atchedUnm atchedLayoutSourceLayoutSourceComponentTypePorts:Nets:1212In sta nces:MN( nmos_5p0)MP(pm os_5 p0)C(pip)Total Inst:1212o Statistics:1 isolated layout net was deleted.14 layout mos tran sistors were reduced to 4.1

48、0 mos tran sistors were deleted by p arallel reduct ion.o Isolated Layout Nets:(Layout n ets which are not conn ected to any in sta nces or po rts).12(10.125,2.500)Ports:o In itial Corres pondence Points:vdd! gnd! vin1 vin2 vbias vout幵*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*SUMMARY幵*卄*卄

49、*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*卄*Total CPU Time:0 secTotal Ela psed Time: 0 sec3.PEX验证PE）的过程和LVS过程基本一致，这是由于 PEX首先也要做LVS,然后进行寄生参数提取。在版图编辑界面，菜单 calibre-Run PEX ，出现calibre的PEX工具界面，按Run PEX进行PEX提取，运行完毕后，会出现report报表，并出现寄生参数提取后的netlist ，如下netlist/ File: amp.pex.n etlist/ Created: Thu Jul 2

50、3 11:27:50 2015/ P rogram Calibre xRC/ Versio n v2008.1_20.15/simulator Ian g=s pectresubckt amp ( VBIAS VIN2 VIN1 VOUT VDD! GND!)/MM5 ( NET12 VBIAS GND! GND! ) NMOS_5 P0 l=2e-06 w=1.4e-05 ad=1.19e-11 as=1.19e-11 pd=2.97e-05 ps=2.97e-05 n rd=0.0607143 n rs=0.0607143 m=1MM7 ( VOUT VBIAS GND! GND! ) N

51、MOS_5 P0 l=2e-06 w=1.3e-05 ad=1.105e-11 as=6.5e-12 pd=2.77e-05 ps=1.4e-05 nrd=0.0653846 n rs=0.0769231 m=1MM72 ( VOUT VBIAS GND! GND! ) NMOS_5 P0 l=2e-06 w=1.3e-05 ad=6.5e-12 as=6.5e-12 pd=1.4e-05 ps=1.4e-05 nrd=0.0769231 n rs=0.0769231 m=1MM73 ( VOUT VBIAS GND! GND! ) NMOS_5 P0 l=2e-06 w=1.3e-05 ad

52、=6.5e-12 as=6.5e-12 pd=1.4e-05 ps=1.4e-05 nrd=0.0769231 n rs=0.0769231 m=1MM74 ( VOUT VBIAS GND! GND! ) NMOS_5 P0 l=2e-06 w=1.3e-05 ad=1.105e-11 as=6.5e-12 pd=2.77e-05 ps=1.4e-05 nrd=0.0653846 nrs=0.0769231 m=1MM11 ( NET35 VBIAS GND! GND! ) NM0S_5 PO l=2e-06 w=1.3e-05 ad=1.105e-11 as=6.5e-12 pd=2.77

53、e-05 ps=1.4e-05 nrd=0.0653846 nrs=0.0769231 m=1MM112 ( NET35 VBIAS GND! GND! ) NMOS_5 P0 l=2e-06 w=1.3e-05 ad=6.5e-12 as=6.5e-12 pd=1.4e-05 ps=1.4e-05 nrd=0.0769231 n rs=0.0769231 m=1MM113 ( NET35 VBIAS GND! GND! ) NMOS_5 P0 l=2e-06 w=1.3e-05 ad=6.5e-12 as=6.5e-12 pd=1.4e-05 ps=1.4e-05 nrd=0.0769231

54、 n rs=0.0769231 m=1MM114 ( NET35 VBIAS GND! GND! ) NMOS_5 P0 l=2e-06 w=1.3e-05 ad=1.105e-11 as=6.5e-12 pd=2.77e-05 ps=1.4e-05 nrd=0.0653846 nrs=0.0769231 m=1MM6 ( VOUT NET21 VDD! VDD! ) PM OS_5 P0 l=2e-06 w=1e-05 ad=8.5e-12 as=5e-12 p d=2.17e-05 ps=1.1e-05 n rd=0.085 n rs=0.1 m=1MM62 ( VOUT NET21 VD

55、D! VDD! ) PM OS_5 P0 l=2e-06 w=1e-05 ad=5e-12 as=5e-12 p d=1.1e-05 p s=1.1e-05 n rd=0.1 n rs=0.1 m=1MM63 ( VOUT NET21 VDD! VDD! ) PMOS_5P0 l=2e-06 w=1e-05 ad=5e-12 as=8.5e-12 p d=1.1e-05 ps=2.17e-05 n rd=0.1 n rs=0.085 m=1MM8 ( NET47 NET47 VDD! VDD! ) PMOS_5P0 l=2e-06 w=1e-05 ad=8.5e-12 as=5e-12 p d

56、=2.17e-05 ps=1.1e-05 n rd=0.085 n rs=0.1 m=1MM82 ( NET47 NET47 VDD! VDD! ) PMOS_5P0 l=2e-06 w=1e-05 ad=5e-12 as=5e-12 p d=1.1e-05 ps=1.1e-05 n rd=0.1 n rs=0.1 m=1MM83 ( NET47 NET47 VDD! VDD! ) PM OS_5 P0 l=2e-06 w=1e-05 ad=5e-12 as=8.5e-12 p d=1.1e-05 ps=2.17e-05 n rd=0.1 n rs=0.085 m=1MM9 ( NET35 NET35 NET47 VDD! ) PMOS_5P0 l=2e-06 w=1.2e-05 ad=1.02e-11 as=1.0