MOS器件可靠性和退化机理

1、MOS器件可靠性和退化机理内 容 提 要主要的问题和研究未来的研究简介MOS器件可靠性研究背景；研究内容；研究方法氧化层击穿深亚微米MOS器件特性退化SOC技术中存在的可靠性问题TDDB Hot Carrier 简 介研究背景研究内容MOS器件可靠性对 象：生产、使用过程中，器件电学性能的退化现象重要性：器件尺寸和电压不等比例下降 电场增大 新材料、器件结构的采用 增强器件退化 High-K栅材料、SOI、SOC 生产、使用过程中缺陷的产生机制 缺陷对器件性能的影响关系 器件特性的退化规律 器件寿命研究方法 加速应力实验工作条件下器件退化时间很长（通常10年）利用高应力条件(高温、高电压)，加

2、速器件退化从高压应力向工作条件外推出器件退化情况(器件寿命) 退化表征方法退化电学参数的提取 阈值电压漂移、饱和漏电流改变应力产生缺陷的测量 CV、电荷泵、DCIV、GIDL等 (氧化层陷阱、界面态) 缺陷产生模型和寿命预测模型用户可靠性测量、测试退化实验特性测量分析表征技术特征参数统计分析物理分析结论失效规律失效机理寿命、特性退化规律等半导体可靠性评估系统样品栅氧化层相关可靠性问题的根源氧化层减薄导致氧化层电场的增加器件沟道长度减小引起的Si横向电场的增加功耗加剧了器件工作温度研究背景加速应力实验（电应力和温度应力）面积、失效率变换电压、温度变换JEDEC标准：10年10mm2，125C，失

3、效0.1寿命预测模型研究方法JEDEC standardGeneral, Wafer Level, Product LevelBipolar, Diode, Power Device, Memory etc,Test structure, procedure, criteria, projection modelJP 001.01 FOUNDRY PROCESS QUALIFICATION GUIDELINES (Wafer Fabrication Manufacturing Sites) JEP 128 GUIDE FOR STANDARD PROBE PAD SIZES AND LAYOU

4、TS FOR WAFER LEVEL ELECTRICAL TESTING: JEDEC standardJC-14.2 Wafer Level ReliabilityJESD 90 A PROCEDURE FOR MEASURING P-CHANNEL MOSFET NEGATIVE BIAS TEMPERATURE INSTABILITIES JESD 35-A PROCEDURE FOR WAFER-LEVEL-TESTING OF THIN DIELECTRICS: JESD 60A A PROCEDURE FOR MEASURING P-CHANNEL MOSFET HOT-CARR

5、IER-INDUCED DEGRADATION AT MAXIMUM GATE CURRENT UNDER DC STRESS: JESD 28-A A PROCEDURE FOR MEASURING N-CHANNEL MOSFET HOT-CARRIER-INDUCED DEGRADATION UNDER DC STRESS: JEDEC standardJEDEC standardGate Oxide IntegrityExtrinsic and Intrinsic Q & A氧化层击穿类型A类B类C类A类：明显损伤；针孔B类：缺陷点；玷污原因：材料缺陷；工艺波动(清洗、氧化和光刻)；机

6、械应力；后氧化(等离子体破坏)等非本征击穿C类：占大部分比例，相对集中表征击穿非本征击穿：成品率制造过程中化学试剂的纯度吸真空高温退火制备后续工作筛选/预加电Gate Oxide IntegrityV-Ramp（Linear）Defects at lower electric fieldJ-Ramp（Exponential）Fine segregation of high field breakdownsMuch less time than V-RampSmall area test structuresBounded J-RampA very repeatable Qbd measurem

7、entV-Ramp DiagramAbsolute Current levelOxide current change slopeJ-Ramp DiagramBoundedJ-Ramp DiagramIFix Test Structure Area dependent STI-edge intensive Poly-edge Intensive Typical Data超薄栅氧化层击穿Time dependent dielectric breakdown (TDDB)简介缺陷产生的物理模型氧化层击穿标准寿命预测Breakdown of Ultra-thin oxide超薄栅氧化层击穿简 介缺陷

8、产生击穿机制栅电压高能载流子类氢物质释放氧化层缺陷介质击穿 直接隧穿 (3V) 5V 氢释放 6V 阳极空穴 注入 电子、空穴 和中性陷阱 界面陷阱 栅电流(压)的突然 增大 硬、软击穿关键缺陷密度 NBD缺陷产生率 Pg 依赖于 Vgcritical defect density for breakdownBreakdown of Ultra-thin oxide硬击穿大电流释放的能量引起栅氧化层的破裂; 器件无法正常工作软击穿表现为电流、电压的突然增加，或者电流噪声的增加器件还可以正常工作通常的击穿模式 (Tox 0SiO本征击穿：物理过程载流子注入到氧化层： 空穴破坏作用远大于电子 氢原

9、子或离子缺陷产生： 晶格破坏 激活潜在缺陷超薄栅氧化层击穿击穿的物理过程Breakdown of Ultra-thin oxide超薄栅氧化层击穿击穿的物理过程Breakdown of Ultra-thin oxide影响击穿的因素 面积效应 氧化层厚度 温度面积影响击穿特性：统计事件 面积越大，越容易出现击穿：ln(A1/A2)Area: 10-6cm2 210-5cm2 5.2510-4cm2 2.4510-2cm2Normalized: 10-6cm2 10-6cm2 210-5cm2 5.2510-4cm2 2.4510-2cm2氧化层厚度的影响击穿通道的形成威布尔分布斜率变化Oxid

10、eDefectsGateSiliconBreakdown path面积和厚度的共同影响面积变大：向左平移 ；厚度下降：斜率变大越薄面积引起的曲线平移越明显ln-ln(1-F)Q(bd)ThinThickLargeSmall图中面积：10-6211nm: Q(BD) 下降2倍4.3nm: Q(BD) 下降 100倍温度影响温度越高，缺陷产生越多，越容易击穿温度和厚度的共同影响越薄，对温度越敏感超薄栅氧化层击穿缺陷产生的物理模型氢释放模型阳极空穴注入 (AHI)模型 - 1/E模型“热化学”模型 E-模型Breakdown of Ultra-thin oxide氢释放模型1970s: 讨论在SiO

11、2生长过程和 SiO2 在发射环境中氢的主要作用1989 : DiMaria回顾了氢在陷阱产生过程中的作用发展过程 (间接和直接的证据):19891998: 发现暴露在氢原子轰击条件下的裸露SiO2薄膜可以产生出缺陷 并且其特性与电学应力下产生缺陷的特性相同19931998: 报道了顺磁/逆磁界面陷阱和氧化层体电子陷阱 并且这些陷阱的产生与氢的关系很大19951999: 发现氢从Si表面的解析速率与入设电子能量有关 这非常近似陷阱产生与应力电压的关系19992001: 观察到在应力条件下，氢、氘同位素导致的平带电压漂移和 SILC明显的不同Breakdown of Ultra-thin oxi

12、de氢释放模型Breakdown of Ultra-thin oxide= H= Si= O热载流子作用下释放HH进入SiO2打破弱键形成氧化层缺陷SiO2电子注入电子加热 热电子导致的 氢释放 氢的传输 - 漂移 - 扩散与氢相关的化学反应导致缺陷产生SiPoly Si氢释放模型Breakdown of Ultra-thin oxide阳极空穴注入(AHI)模型 - 1/E模型发展过程 :1977-1988: 早期的模型中提出一些原始概念1985-1998: 采用表面等离子激发给出阳极空穴注入的理论解释1986, C. Hu提出击穿时存在恒定的空穴流量，与氧化层电场无关 ，且QP=0.1 C

13、/cm21998-2000: 提出修改过的AHI模型注意: 击穿时间与氧化层电场具有如下关系：TBD exp(-constant/Eox)该应力条件下，栅电流通常是FN电流Breakdown of Ultra-thin oxide阳极空穴注入(AHI)模型 - 1/E模型Breakdown of Ultra-thin oxide空穴导致的SiO2键的断裂阳极空穴注入(AHI)模型 - 1/E模型Breakdown of Ultra-thin oxide氧化层厚度大于6nm条件下，击穿时的空穴流量恒定阳极空穴注入(AHI)模型 - 1/E模型Breakdown of Ultra-thin oxi

14、dep阳极空穴注入(AHI)模型 - 1/E模型不足:该机制不能解释缺陷产生率的绝对数值对pMOSFET，衬底空穴注入应力模式，氧化层保持在低场条件下，其击穿时空穴流量， Qp，比AHI模型计算值大8个数量级低压下测量的衬底(空穴)电流可能存在其它的来源，如衬底存在的电子/空穴产生符合，光子激发，其它缺陷导致的泄漏电流Breakdown of Ultra-thin oxideFN隧穿载流子导致击穿G(T)与温度相关的场加速因子“热化学”模型 E-模型发展过程: 认为缺陷产生是电场导致的过程mid 1980s to late 1990s : McPheson总结该时间段内的相关理论发展1998:

15、 McPherson 提出了弱键的能量分布优点: 实验上寿命TBD与模型符合得非常好，得到了广泛的认同不足:最强有力的反对该模型的证据来自衬底热电子注入实验发现QBD与电子的能量而不是氧化层电场相关另外，传统的FN应力中，利用不同性质掺杂的阳极得到的数据也显示出该模型不正确Breakdown of Ultra-thin oxide“热化学”模型 E-模型Breakdown of Ultra-thin oxide150o非晶SiO2中存在氧空穴，出现SiSi弱键Si-O键有极性，在外电场下键能改变“热化学”模型 E-模型Breakdown of Ultra-thin oxideSi-Si键断裂后

16、出现SP2杂化，出现空穴陷阱电场会降低断键所需的激活能，令退化速率成指数增加场加速因子；Eox氧化层电场；EA无电场条件下断键所需激活能Breakdown of Ultra-thin oxide氧化层击穿模型1/Eox模型厚氧化层, 高氧化层电场碰撞电离(Vox12V, Eox7MV/cm)阳级空穴注入(Anode Hole Injection)( Vox 6V)Eox模型薄氧化层, 低氧化层电场断键模型(Thermochemical model)阳级氢释放模型(Anode Hydrogen Release )统一模型 Eox断键模型 + 1/Eox 阳级空穴注入模型E-模型和1/E模型的比较

17、Breakdown of Ultra-thin oxide高场下1/E模型符合得更好，低场条件下E模型更符合Breakdown of Ultra-thin oxide栅电压驱动模型超薄氧化层指数函数形式幂函数形式超薄栅氧化层的击穿模型?超薄栅氧化层击穿氧化层击穿标准(临界陷阱密度)发展过程: 基本思想缺陷积累到一定程度会形成电流通道，从而引发击穿1997: 发现击穿条件下临界陷阱密度(NBD)与氧化层厚度存在着依赖关系1990: Suffe提出了 临界陷阱密度的概念，并且通道的形成表现出统计行为1995: Degraeve提出了渗流模型，并将其公式化1999: 利用渗流模型，计算机模拟出NBD

18、对氧化层厚度的依赖关系Breakdown of Ultra-thin oxide超薄栅氧化层击穿临界陷阱密度击穿电荷 QBD临界陷阱密度 NBD单位注入电子产生缺陷的几率Pg 缺陷 “尺寸” 为 03nmBreakdown of Ultra-thin oxide根据渗流模型，NBD与应力电压无关超薄栅氧化层击穿临界陷阱密度几个研究小组已经报道了对35nm氧化层，随着应力电压下降，NBD会出现下降可能的原因： 渗流路径与电场弱相关 陷阱存在着缓慢的恢复Breakdown of Ultra-thin oxide超薄栅氧化层击穿寿命预测模型对恒定电压应力，寿命与QBD 的关系为：J 为应力过程中的电

19、流密度对薄氧化层，电流在击穿前可近似为恒定值，则有 TBD=QBD/J 为了得到工作条件下的寿命，在给定的期望失效率Fchip，栅面积Aox条件下，Tlife为测试失效率Ftest和对应的失效时间Ttest的函数： 为斜率参数或威布尔分布斜率Breakdown of Ultra-thin oxide超薄栅氧化层击穿寿命预测模型估计介质的可靠性需要从测量条件向工作条件的外推过程。为了保证外推的准确性，通常需要长时间的应力实验，而且应力电压需要尽可能的接近工作电压条件在外推过程中，通常采用一些简单的关系，如E指数、1/E指数或依赖于Vg的指数关系。但对范围分布很广的应力条件，任何一个简单、统一的关

20、系都不存在。因此，将寿命外推到工作电压条件下的工作是非常困难，特别是随着氧化层厚度的下降Breakdown of Ultra-thin oxideBreakdown of Ultra-thin oxide为了得到准确的因子，可以通过：1）增加实验样品数（大于1000个）；2）用不同面积的样品，通过归一化处理，得到宽范围内的Tbd分布，由低比例累计失效的分布来确定因子。Breakdown of Ultra-thin oxide超薄氧化层击穿过程：缺陷产生，氧化层退化渗流通道形成，软击穿渗流通道退化，渐进击穿硬击穿 Breakdown of Ultra-thin oxide软击穿后的渐进式击穿应力

21、电压越低，击穿速率越慢Breakdown of Ultra-thin oxide 击穿以后的光发射图象（a）5.6nm （b）3nm Breakdown of Ultra-thin oxideBreakdown of Ultra-thin oxide超薄氧化层软击穿后Gm和Vt变化小于10,甚至低于5 Breakdown of Ultra-thin oxide氧化层击穿测量方法应力条件恒定电流应力(CCS)恒定电压应力(CVS)脉冲电压应力(PVS)扫描应力(a) 沟道注入 (b) 栅注入(c) 衬底热载流子注入 氧化层击穿应力模式氧化层击穿应力模式衬底热载流子注入 能带图 氧化层击穿电学特性

22、栅漏电流随应力时间变化 CathodeAnodeSiO2Stress Induced leakage Current (SILC)Soft Breakdown (SB)Hard Breakdown (HB)氧化层击穿电学特性栅漏电流随应力时间变化 SILC (Stress Induced Leakage Current)SB (Soft Breakdown)HB (Hard Breakdown)01234567Vg (V)Jg (A/cm)10-1210-1010-910-810-710-610-11freshSILCSBHB氧化层击穿电学特性软击穿依然可以引起器件漏电流显著下降 MOS器件退

23、化简介退化机理抑制方法寿命预测器件退化的含义输出电流下降阈值电压增加NMOSFET退化与击穿的比较击穿：突变过程硬击穿：完全失效软击穿：不完全失效器件无功能寿命：击穿时间退化：渐变过程性能下降器件依然保持功能寿命：人为定义器件寿命的定义不同应用给出不同定义：漏电流改变510阈值电压漂移跨导漂移驱动电路逻辑电路 高速电路重要性：电路设计需要考虑参数冗余CMOS工艺的规范产品的性能指标寿命 10年器件退化机理器件退化机理当器件进入饱和区，靠近漏端的栅边界处的沟道夹断，出现空间电荷区 应力模式 产生机制Gate SourceDrain关键词：出现高能载流子 产生缺陷 器件特性退化讨 论：产生高能载流

24、子的器件状态和可能的空间位置VdVg VdImpactIonisationSpace charge region产生机制几个关键点饱和状态下空间电荷区位于栅下靠近漏端一侧靠近漏端的空间电荷区具有：高电场热载流子电离碰撞产生电子空穴对热载流子的产生是非均匀的一个关键特性衬底电流正比于电离碰撞率在空间电荷区的积分常用来衡量热载流子的能量水平IsubVdVg 0Drift物理描述缺陷产生过程沟道热载流子直接轰击：界面态陷阱热载流子激发进入氧化层：氧化层陷阱3.1eVSiTrap界面态产生过程陷阱电荷形成过程热载流子氢原子/离子热载流子的产生热载流子直接注入氧化层SGHC 注入到氧化层缺陷产生的物理模

25、型 阳极空穴注入 氢释放/解析物理描述氧化层缺陷产生机制氢解析模型Si/SiO2界面处的Si-H键可以直接被热电子打断 两种解析模型 单个高能电子导致的Si-H/D键断裂 多个载流子碰撞引起的键共振导致Si-H键断裂对低工作电压的深亚微米器件，两种过程将同时存在，共同引起器件退化物理描述界面陷阱产生机制物理描述氧化层电荷的电学影响缺陷电荷屏蔽来自栅的电场阈值电压改变负电荷引起Vth正向移动给定电压下漏电流降低Vg=5VVg=3VIdVgBefore After trapping物理描述界面态电荷的电学影响禁带中存在缺陷能级界面电荷有赖于费米能级界面电荷如何随费米能级变化SiSiOSiSiSiO

26、OSiSiSiSiSi悬挂键EfVg0EcEv净正电荷净负电荷物理描述界面态电荷的电学影响(续)以nMOSFET为例Vg会改变费米能级界面电荷会随Vg变化Id的下降幅度随Vg变大Vg0Net negative chargesVg0IdBefore AfternMOSFET特性退化饱和区:通常 VgVd 不利于电子注入存在界面态生成条件 2.5V1.5VImpactIonisationSpace charge regionBombardmentVg Vd/2：主要是由于界面态的产生引起迁移率的退化Vg Vt, ：空穴陷阱的产生引起电流的增加，可以等效为沟道尺度的缩短，同时界面态的产生会减少电流，

27、二者作用会部分抵消Vg Vd ：主要退化是由于漏端陷阱俘获电子引起的，同时界面陷阱的产生会加剧器件电流的退化nMOSFET特性退化(续)按照所加应力电压的不同，有三种模式：nMOSFET特性退化(续)多一个附加的退化效应：spacer氧化层区域的退化，这里产生的陷阱会引起漏端电阻的增加对漏端轻掺杂 (LDD) nMOSFETs，因此，通常认为存在两个退化过程：早期spacer区域退化占优，而随着应力时间增加，沟道内也逐渐出现陷阱，导致器件表现出后期退化规律pMOSFET特性退化饱和区: |Vg|Vd|，但Vg0 Vd0 利于电子注入界面态和氧化层陷阱生成条件 -2.5VImpactIonisa

28、tionSpace charge regionBombardmentpMOSFET特性退化Vg Vt ：氧化层中产生的大量陷阱俘获电子，主要位于漏端附近；而空穴陷阱只有少量产生，离漏端有一点距离Vg=VD/2：界面陷阱的产生起主要作用Vg=VD ：可以观察到氧化层正电荷，而界面陷阱将主要限制pMOSFET的可靠性.以上三种退化机制的共同作用，如负氧化层电荷、界面陷阱、正氧化层电荷的产生，将决定pMOSFET热载流子退化随时间的变化关系，即器件寿命器件特性退化偏压的影响偏压敏感给定Vd条件，通常VgVd/2为最坏应力IsubVgVg=Vd/22.5VVgImpactIonisationSpace

29、 charge regionBombardment器件特性退化偏压的影响(续)给定Vd，当VgVd/2Id依然增加空间电荷区电场下降部分抵消了Id增加的影响损伤下降器件退化的抑制方法漏端轻掺杂区LDD ( Lightly doped drains)减小漏端电场优化掺杂分布工业界广泛采用DrainOxideLDD例子:漏端轻掺杂区沟道掺杂分布降低沟道的掺杂以提高可靠性负作用：短沟道效应实际衬底掺杂再不断增加2.5VVg=0n+pLeak+沟道掺杂分布(续)优化沟道掺杂降低沟道内的掺杂浓度增加沟道外的掺杂浓度2.5VVg=0n+px+Low doping in conduction channel

30、xDopingDesired doping profile问题：难于控制更低的工作电压工作电压持续下降N掺杂优点：防B穿通更好得击穿特性对热载流子得抑制效应：Si-N Si-H提高高场沟道电子迁移率(a) Pure SiO2 (b) NH3-nitrided SiO2 N2O nitrided SiO2N掺杂改善了界面态得产生影响迁移率情况F掺杂优点：对热载流子的抑制效应：Si-F Si-H抑制NBTI效应优点：增加了硼穿通器件寿命预测寿命预测被广泛采用但不是唯一方法加速实验：更高的应力条件 测量Isub，Id的变化，确定寿命基于幸运电子模型lucky electron model，器件寿命

31、:C常数，依赖于工艺 Isub/Id倍增因子反映电场强度Id/W沟道电子浓度 m常数，通常2.7 m的确定能量因子m寿命预测测量工作条件下的Isub, Id从应力条件外推出工作条件下的Log( )Normal operationLifetime一个例子Siemens: W.Weber and R.Thewes, Semicond.Sci.Technol., 10, p.1432.DCACDC和AC 之间几乎没有差别考虑因素典型的测试/工作条件测试条件通常采用DC偏压最坏应力条件Isub=max避免AC测试！寄生电感的影响工作条件逻辑：等效为AC模拟：近似为DC条件考虑因素占空比，D在同样的工作电压下:绝大多数的损伤发生的时间区域?VdVgDamages过渡区考虑因素温度影响芯片内温度：120oC缺陷产生增加如何影响击穿?缺陷产生：热激发应力温度条件：室温最坏条件原因：更高温度 更低迁移率更低迁移率：更不“热”效果：更少损伤考虑因素电感环的影响更高电压：更短寿命电压能否超过电源电压?芯片中存在电感和寄生电感电源电压下确定最坏寿命例子确定nMOSFETs寿命，首先测量Isub, Id和寿命：加速应力实验得到如下数据:Id/W (A/m)9.010-4 8.310-4 7.510-4 6