半导体存储器以及存储扩展

1、关于半导体存储器及存储扩展第一张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器半导体存储器随机存取存储器 （RAM）只读存储器（ROM）静态RAM（SRAM）动态RAM（DRAM）掩膜式ROM（MROM）可编程ROM（PROM）可擦除PROM（EPROM）电可擦除PROM（E2PROM）TTL型RAMMOS型RAM与MOS型比集成度低，速度快，CPU内部寄存器第二张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-SRAMI.RAM SRAM 基本存储位结构 SRAM芯片读写控制 SRAM芯片

2、管脚举例 DRAM 基本存储位结构 DRAM芯片特点 DRAM芯片管脚举例 行地址选择 T6AA T5 T3 T2 T1 T4VCC 列地址选择 T8 T7I/O I/O 列所有存储元共用此电路触发器A和A原端/反端SRAM-触发器存储原理第三张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-SRAMI.RAM SRAM 基本存储位结构 SRAM芯片读写控制 SRAM芯片管脚举例 DRAM 基本存储位结构 DRAM芯片特点 DRAM芯片管脚举例A3A0A1A2行地址译码列地址译码4012873151101303121CSWE1数据线OE第四张

3、，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-SRAMA3A0A1A2行地址译码列地址译码4012873151101303121CSWE1数据线OEI.RAM SRAM 基本存储位结构 SRAM芯片读写控制 SRAM芯片管脚举例 DRAM 基本存储位结构 DRAM芯片特点 DRAM芯片管脚举例第五张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-SRAMA3A0A1A2行地址译码列地址译码4012873151101303121CSWE1数据线OEI.RAM SRAM 基本存储位结构 SRA

4、M芯片读写控制 SRAM芯片管脚举例 DRAM 基本存储位结构 DRAM芯片特点 DRAM芯片管脚举例第六张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-SRAMA3A0A1A2行地址译码列地址译码4012873151101303121CSWE1数据线OEI.RAM SRAM 基本存储位结构 SRAM芯片读写控制 SRAM芯片管脚举例 DRAM 基本存储位结构 DRAM芯片特点 DRAM芯片管脚举例第七张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-SRAMA3A0A1A2行地址译码列地

5、址译码4012873151101303121CSWE1数据线OEI.RAM SRAM 基本存储位结构 SRAM芯片读写控制 SRAM芯片管脚举例 DRAM 基本存储位结构 DRAM芯片特点 DRAM芯片管脚举例第八张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-SRAMI.RAM SRAM 基本存储位结构 SRAM芯片读写控制 SRAM芯片管脚举例 DRAM 基本存储位结构 DRAM芯片特点 DRAM芯片管脚举例常用RAM芯片型号 2114(1K*4bit) 6116(2K*8b) ,6264(8K*8b) 62128(16K*8b)，62

6、256(32K*8b)2114 1K*4b数据管脚：地址管脚：控制管脚：4根 D0D310根 A0A9CSWE2114VCCGNDCSWED0D1D2D3A7A8A9A6A5A4A3A0A1A2第九张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-SRAMI.RAM SRAM 基本存储位结构 SRAM芯片读写控制 SRAM芯片管脚举例 DRAM 基本存储位结构 DRAM芯片特点 DRAM芯片管脚举例常用RAM芯片型号 2114(1K*4bit) 6116(2K*8b) ,6264(8K*8b) 62128(16K*8b)，62256(32K*

7、8b)6116 2K*8b数据管脚：地址管脚：控制管脚：8根 D0D711根 A0A10CSWEOE6116VCCGNDCSWEA7A8A9A6A5A4A3A0A1A2D0D1D2D5D4D3D7D6A10OE第十张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-DRAMI.RAM SRAM 基本存储位结构 SRAM芯片读写控制 SRAM芯片管脚举例 DRAM 基本存储位结构 DRAM芯片特点 DRAM芯片管脚举例读出再生放大器T2列选择线YC T1行选择线X数据I/O线读出过程写入过程电容储电原理数据线有电流，读出1写入1，充电写入0，放电

8、破坏性读出需再生第十一张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-DRAMI.RAM SRAM 基本存储位结构 SRAM芯片读写控制 SRAM芯片管脚举例 DRAM 基本存储位结构 DRAM芯片特点 DRAM芯片管脚举例与SRAM不同，DRAM芯片通常设计为位结构即，每个存储单元只有1位常用的DRAM，如：2116（16K*1bit）2118（8K*1bit）2164（64K*1bit）21256（256K*1bit）容量64K*1bit数据线两根 Din,Dout地址线8根(复用) A0A7控制线3根CASRASWE2164VCCGN

9、DWEA6A5A4A3A0A1A2DINCASRASA7DOUTNC第十二张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-DRAMI.RAM SRAM 基本存储位结构 SRAM芯片读写控制 SRAM芯片管脚举例 DRAM 基本存储位结构 DRAM芯片特点 DRAM芯片管脚举例与SRAM相比，DRAM具有以下特点：相同点：内部存储矩阵结构同SRAM不同点：DRAM集成度高芯片容量大地址线根数多采用行/列地址复用管脚，分两次送入地址采用行/列地址复用管脚，以减少芯片管脚数DRAM采用电容存电原理电容的电阻并非电容电荷流失前，需要重新充电DRAM

10、需要动态刷新DRAM需要动态刷新按行进行刷新，刷新周期2ms刷新只需行地址地址由芯片内部产生刷新过程中，不能进行存储操作第十三张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITYDRAM的动态刷新DRAM动态刷新 刷新：读出原信息后，放大后，再重新写入的再生过程。刷新周期：2ms刷新方式：逐行刷新在刷新周期内，需要对所有的单元再生 集中刷新方式 分散刷新方式 异步刷新方式e.g 128行128列结构 DRAM 存取周期0.5us机制简单，死时间长无死时间，但存储周期长，效率低死时间短不影响存储周期第十四张，PPT共五十七页，创作于2022年6月 集中刷新“死

11、时间率” 为 128/4000 100% = 3.2%“死区” 为 0.5 s 128 = 64 s周期序号地址序号tc0123871387201tctctctc3999VW01127读/写或维持刷新读/写或维持3872个周期（1984）128个周期（64刷新时间间隔（2ms）刷新序号sstcXtcY DRAM的动态刷新第十五张，PPT共五十七页，创作于2022年6月tC = tM + tR读写刷新无 “死区” 分散刷新(存取周期为 0.5 s + 0.5 s)W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔128个读写周期第十六张，PPT共五十七

12、页，创作于2022年6月异步刷新方式将刷新安排在指令译码阶段，不会出现 “死区”“死区” 为 0.5 s若每隔 15.6 s 刷新一行而且每行每 2 ms 刷新一次W/RW/RW/RtRtCREF0W/RW/RW/RW/R2ms/128 刷新一行tCtCW/R第十七张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-ROMII.ROMMROM PROMEPROMEEPROMFLASH MEMORY VCC D0 D1 D2地址译码器 A0A1存储0，有mos管MROM,出厂时，存储信息已固定，不可更改第十八张，PPT共五十七页，创作于2022年

13、6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-ROMII.ROMMROM PROMEPROMEEPROMFLASH MEMORY 存储1，对应位熔丝完好写入0，对应位熔丝熔断行线列线VCCPROM允许一次性编程第十九张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-ROMII.ROMMROM PROMEPROMEEPROMFLASH MEMORY EPROM允许多次编程在次写入前需要将内容全部擦除字选线浮置栅场效应管Vcc位线浮置栅场效应管存储数据有浮置栅，存储0无浮置栅，存储1紫外光擦除，擦除后，内容为全1第二十张，PPT

14、共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-ROMII.ROMMROM PROMEPROMEEPROMFLASH MEMORY 27系列常用EPROM与同容量SRAM管脚兼容2716,2732,2764,27128,27256,27512等2716(2K*8bit)GND2716VCCVPPA7A8A9A6A5A4A3A0A1A2D0D1D2D5D4D3D7D6A10OECEPGM 地址管脚和数据管脚由容量决定，同SRAM相比 不同点：只读，WE管脚换为VPP编程电压管脚片选管脚，CE同时复用编程脉冲管脚EPROM控制管脚第二十一张，PPT共五十

15、七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-ROMII.ROMMROM PROMEPROMEEPROMFLASH MEMORY 与EPROM相比，EEPROM具有以下特点：电可擦，不需要单独擦除器件不需要额外的编程电压EEPROM使用方法与RAM类似可直接读/写，写之前对应单元擦除集成度比EPROM低，容量小但存取速度比RAM慢的多第二十二张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY半导体存储器-ROMII.ROMMROM PROMEPROMEEPROMFLASH MEMORY FLASH MEMORY 闪存

16、改善EEPROM集成度低，速度慢的问题具有以下特点：功能近似于RAM，可在系统进行读/写操作集成度高，价格低，可靠性高擦写速度快，可擦写次数多只能按页/块进行擦除，不能对字擦除FLASH MEMORY-各种存储卡第二十三张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY存储器扩展技术3.存储器扩展技术I.存储器的扩展方法 由于单芯片容量有限，需要使用多块存储器芯片构成系统的存储器-存储器的扩展 考虑多块芯片与系统总线之间 数据线的连接 地址线的连接 控制线的连接第二十四张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY

17、位扩展存储器扩展技术3.存储器扩展技术I.存储器的扩展方法 问题1：用两块2114（1K*4bit）构成1K*8bit的存储空间1K*4bit1K*8bit目标存储器存储单元长度比使用的单芯片的单元长度长需要进行存储单元长度的扩展扩展需要芯片数=要求存储容量单片存储容量需要1K*8bit/（1K*4bit）=2片第二十五张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY位扩展存储器扩展技术3.存储器扩展技术I.存储器的扩展方法 问题1：用两块2114（1K*4bit）构成1K*8bit的存储空间10根地址线4根数据线10根地址线8根数据线10根地址线4根数

18、据线1K*4bit1K*8bit1K*4bit高4根数据线低4根数据线用于位扩展的芯片，地址空间相同，地址线和片选线连接相同各芯片的数据线分别连接数据线的不同段第二十六张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITYDDD047位扩展存储器扩展技术3.存储器扩展技术I.存储器的扩展方法 问题1：用两块2114（1K*4bit）构成1K*8bit的存储空间地址线和片选线连接相同数据线分别连接不同段9AA021142114CSWE第二十七张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY位扩展存储器扩展技术3.存储器扩展

19、技术I.存储器的扩展方法 问题2：用1K8位存储芯片组成 2K8位的存储器地址线和片选线连接相同数据线分别连接不同段1K8位2K8位单芯片存储单元的个数不够多片芯片扩展存储单元的数量字扩展扩展所需芯片的数量：2K8位1K8位= 2片1K8位1K8位= 2K8位10根地址线8根数据线10根地址线8根数据线11根地址线8根数据线?数据线连接相同，依次连接到系统数据线上第二十八张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY1K8位1K8位= 2K8位位扩展存储器扩展技术3.存储器扩展技术I.存储器的扩展方法 问题2：用1K8位存储芯片组成 2K8位的存储器地

20、址线和片选线连接相同数据线分别连接不同段字扩展地址线连接分析1KB空间1KB空间0A10数据线连接相同，依次连接到系统数据线上A9 A8 A7 A6 A5 A4 A3 A2 A1 A00 0 0 0 0 0 0 0 0 01 1 1 1 1 1 1 1 1 10 0 0 0 0 0 0 0 0 01 1 1 1 1 1 1 1 1 1011芯片地址管脚连接到地址总线低位地址总线的高位用于选择不同的芯片，即生成片选逻辑地址管脚连接地址总线低位地址总线的高位生成片选第二十九张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY位扩展存储器扩展技术3.存储器扩展技术

21、I.存储器的扩展方法 问题2：用1K8位存储芯片组成 2K8位的存储器地址线和片选线连接相同数据线分别连接不同段字扩展数据线连接相同，依次连接到系统数据线上地址管脚连接地址总线低位地址总线的高位生成片选WEA10 1K 8b 1K 8bA1A0A9D7D0CS1CS0 1第三十张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY位扩展存储器扩展技术3.存储器扩展技术I.存储器的扩展方法 问题3:用2114构成2K*8的RAM地址线和片选线连接相同数据线分别连接不同段字扩展数据线连接相同，依次连接到系统数据线上地址管脚连接地址总线低位地址总线的高位生成片选即使

22、用1K*4b的芯片构成2K*8bRAM既需要进行字扩展，又需要进行位扩展字位扩展需要芯片数量：1K*4b2K*8b=2*2=4片位扩展2片1K*8需要2组1K*8b字位同时扩展时用于位扩展的组内遵循位扩展连接规则用于字扩展的各组遵循字扩展连接规则第三十一张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY位扩展存储器扩展技术3.存储器扩展技术I.存储器的扩展方法 问题3:用2114构成2K*8的RAM地址线和片选线连接相同数据线分别连接不同段字扩展数据线连接相同，依次连接到系统数据线上地址管脚连接地址总线低位地址总线的高位生成片选字位扩展DDD047WE21

23、142114211421149AA0A10 1CSCSCSCS第三十二张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY存储器扩展技术3.存储器扩展技术I.存储器的扩展方法 位扩展字扩展字位扩展II.存储器的寻址问题CPU存储器地址线地址线根数多于单芯片地址线根数CPU地址线低位 连接 芯片地址线CPU地址线高位 选择 存储芯片CPU地址线高位 生成各芯片片选信号线选法全译码片选法局部译码片选法各芯片片选芯片的生成第三十三张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY存储器扩展技术 每块存储芯片（I/O接口芯片）使

24、用一根地址线作为片选信号 适用于：存储容量不大，芯片数不多的系统EX: CPU有16根地址线，扩展16KB的存储空间，使用4K*8b的芯片分析：CPU地址线A0A15,共64KB空间扩展16KB，需4块4K*8b的芯片4K*8b芯片地址管脚A0A11，共12根将芯片A0A11连接到CPU A0A11 CPU的A12A15分别作4块芯片的片选线3.存储器扩展技术I.存储器的扩展方法 II.存储器的寻址问题各芯片片选信号的生成线选法第三十四张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY片1地址范围A11A0片2地址范围片3地址范围片4地址范围0011001

25、100110011存储器扩展技术EX: CPU有16根地址线，扩展16KB的存储空间，使用4K*8b的芯片将芯片A0A11连接到CPU A0A11 CPU的A12A15分别作4块芯片的片选线A15A14A13A121 1 0 1 1 1 01 1 0 11 1 0 11 0 1 1 1 0 1 10 1 1 10 1 1 1防止出现地址重叠浪费48KB空间3.存储器扩展技术I.存储器的扩展方法 II.存储器的寻址问题各芯片片选信号的生成线选法每芯片使用一根高地址线作片选不需译码，但空间浪费可能出现地址重叠第三十五张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERS

26、ITY存储器扩展技术CPU高位全部参与译码，生成的译码信号作为各芯片的片选逻辑充分利用CPU存储空间将单芯片准确定位到CPU某一存储地址空间EX: CPU有16根地址线，扩展16KB的存储空间，使用4K*8b的芯片CPU高4位A15A12全部参与译码产生16根译码线4片4K*8b只使用其中4根余下的12根译码线-48KB空间保留图示3.存储器扩展技术I.存储器的扩展方法 II.存储器的寻址问题各芯片片选信号的生成线选法每芯片使用一根高地址线作片选不需译码，但空间浪费可能出现地址重叠全译码片选法第三十六张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY存储器

27、扩展技术3.存储器扩展技术I.存储器的扩展方法 II.存储器的寻址问题各芯片片选信号的生成线选法每芯片使用一根高地址线作片选不需译码，但空间浪费可能出现地址重叠全译码片选法充分利用CPU存储空间准确定位地址空间全部高地址线译码，产生片选局部译码片选法只对部分高位地址线译码其余高位线不用EX: CPU有16根地址线，扩展16KB的存储空间，使用4K*8b的芯片扩展4块芯片，产生4个片选，只需两位高地址进行译码对A15和A14进行译码，A12,A11不用图示简化译码以浪费存储空间为代价简化译码空间浪费常用常用第三十七张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERS

28、ITY存储器扩展技术3.存储器扩展技术I.存储器的扩展方法 II.存储器的寻址问题III.存储器与CPU的连接总线负载能力存储器与CPU之间速度匹配问题存储器的组织 地址分配片选逻辑内存空间用户区系统区RAMROM根据地址空间范围确定容量合理选择芯片生成每块芯片片选逻辑第三十八张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY存储器扩展技术3.存储器扩展技术I.存储器的扩展方法 II.存储器的寻址问题III.存储器与CPU的连接总线负载能力存储器与CPU之间速度匹配问题存储器的组织 地址分配片选逻辑CPU与存储器的连接重点掌握SRAM和EPROM与CPU的

29、连接具有管脚兼容的特点与CPU连接的一般连接方法芯片片选信号由CPU高位地址线生成芯片读/写信号与CPU读/写控制信号连接芯片数据线与CPU数据线连接根据容量要求确定扩展芯片数量和类型芯片各管脚与CPU管脚的连接芯片地址线与CPU低地址线连接注：芯片数据线根数少于CPU数据线根数时，必须进行位扩展第三十九张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY8086与存储芯片的连接8086特殊性奇存储体偶存储体D0D7A0=0,体选信号A0D8D15A0=1,体选信号BHE 8086存储器应采用两组8位单元长度芯片 与D0D7连接-偶体，生成CS应考虑CPU高

30、地址部分和A0=0 与D18D15连接-奇体，生成CS应考虑CPU高地址部分和BHE=0 芯片地址管脚连接8086从A1开始的低地址 奇/偶体A0固定 8086访存/IO需要M/IO信号区分 应考虑M/IO和读/写信号，生成存储器读/写信号与芯片读/写管脚连接数据线16根地址线20根读/写控制信号访存/IO控制信号第四十张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY偶存储体8086与存储芯片的连接最小模式8086+基本配置8086与SRAM的连接SRAM芯片2142,容量1K*4bit地址线10根，数据线4根，控制线WE,OE,CSA10A1RDWRM

31、/IOD0D3SRAM2142A9A0D3D0CSOEWEA9A0D3D0CSOEWE+奇存储体A9A0D3D0CSOEWEA9A0D3D0CSOEWED8D11D12D15译码器A11A19A0+BHED4D7第四十一张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITYA11A0D7D0OECS8086与存储芯片连接8086与EPROM的连接最小模式8086+基本配置EPROM芯片2732,容量4K*8bit地址线12根，数据线8根，控制线OE,CSA12A1D0D7D8D15A11A0D7D0OECSM/IO+RD奇存储体偶存储体译码器A13A19A0+

32、BHE与SRAM连接不同点：没有WE信号，只有OE读信号第四十二张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY8086与存储芯片的连接EX:设某微机系统的内存由地址连续的16KB静态RAM组成，起始地址为88000H，存储器芯片用8K*4的SRAM芯片，CPU为8086 芯片数量及扩展方式的确定 芯片管脚确定，及与CPU的连接要求空间容量16KB,使用8K*4b的芯片16KB/8K*4b=4片采用8086CPU，考虑奇/偶存储体，16KB=8KB奇体+8KB偶体4块芯片进行位扩展，分别连接到D0D7(2片偶体)，D8D15(2片奇体)8K*4容量,可知

33、SRAM芯片管脚地址线13根 A0A12数据线4根 D0D3控制线CPU管脚A1A13D0D3(片1) D4D7(片2) D8D11(片1) D12D15(片1)OEWERD+M/IOWR+M/IO第四十三张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY译码器74LS138GG2BG2ACBAY0Y1Y2Y3Y4Y5Y6Y774LS138G2BG2AG使能管脚C B A输出H L L0 0 0Y0 L,其余H0 0 1Y1 L,其余H0 1 0Y2 L,其余H0 1 1Y3 L,其余H1 0 0Y4 L,其余H1 0 1Y5 L,其余H1 1 0Y6 L

34、,其余H1 1 1Y7 L,其余HL X XX H XX X HX X XY0Y7全部输出H第四十四张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY74LS138G2BG2AGACBY0Y1Y2Y3Y4Y5Y6Y7A15A14GND0A15 A14 A12 A1100000011010001111000101111001111地址范围0000H3FFFH4000H7FFFH8000HBFFFHC000HFFFFH每个片选信号，可选中16KB的空间芯片容量只有4KB造成空间浪费VCC第四十五张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG

35、 UNIVERSITY全译码片选法74LS138G2BG2AGACBY0Y1Y2Y3Y4Y5Y6Y774LS138G2BG2AGACBY0Y1Y2Y3Y4Y5Y6Y7A14A13A12A14A13A12A15A1510000 00 0000 110000H0FFFH0001 00 0001 111000H1FFFH0010 00 0010 112000H2FFFH0011 00 0011 113000H3FFFH0100 00 0100 114000H4FFFH0101 00 0101 115000H5FFFH0110 00 0110 116000H6FFFH0111 00 0111 1170

36、00H7FFFH1000 00 1000 118000H8FFFH1001 00 1001 119000H9FFFH1010 00 1010 11A000HAFFFH1011 00 1011 11B000HBFFFH1100 00 1100 11C000HCFFFH1101 00 1101 11D000HDFFFH1110 00 1110 11E000HEFFFH1111 00 1111 11F000HFFFFHVCC第四十六张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITYEPROM控制管脚功能表低低+5V数据输出读操作X高+5V高阻读禁止由低到高高+2

37、5V数据输入编程操作（写）低低+25V数据输出编程验证低高+25V高阻编程禁止CEPGMOEVPP数据管脚操作EPROM正常使用时CEPGM接片选逻辑VPP接+5VOE接读控制信号第四十七张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITYEPROMEPROM外观EPROM细部EPROM擦除器第四十八张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY6116功能框图128*128存储矩阵行译码0127列 译 码0127列 I/O输入数据控制D0D7控制逻辑CSWEOEA0A3A10A4第四十九张，PPT共五十七页，创作于2022年6月 鲁东大学 LUDONG UNIVERSITY2164内部结构框图128*128128*128128*128128*128行译码行译码128读出放