2022年QuartusII入门详细教程实例讲解

1、Quartus II 入门具体教程实例讲解写在前面：1. 本教程适合以前没有接触过QuartusII开发软件的新手, 本教程是基础的入门,后续的学习仍得大家自己努力；2. 本教程特别具体手把手带大家入门,网上现存的许多教程,有的过于跳动, 难以跟上；有的遇到错误,但教程没有指出,导致我们不知道怎么做；3. 本教程第一通过简洁的仿真试验带大家入门；VHDL源代码会附在文档最终；4. 本教程使用Quartus II 9.1版本进行演示,其他版本的操作差别不是太大,也可以进行学习；目录一、Quartus II 开发软件基本介绍1.1 Quartus 简介Quartus 是 Altera公司推出的专业

2、 EDA工具,支持原理图输入、硬件描述语言的输入等多种输入方式； 硬件描述语言的输入方式是利用类似高级程序的 设计方法来设计出数字系统；1.2 Quartus 开发流程使用 Quartus II 软件进行开发的流程如图1.2.1 所示；需留意的是,Quartus II 仍可以使用命令行模式的 TCL批处理脚本进行自动流程掌握；第 1 页 共 16 页图 1.2.1 Quartus 开发流程二、用 3-8 译码器的设计介绍 Quartus 的基本使用方法（VHDL仿真）1.1 打开软件双击桌面安装好的Quartus 9.1 图标,打开软件,主页面如图1 所示；图 1在图 1 中,1 区为菜单栏：

3、软件全部功能的掌握选项都可以在其下拉菜单中找到；2 区为快捷工具栏：供应设置（ setting ）,编译（compile ）等快捷方式,便利用户使用,用户也可以在菜单栏的下拉菜单找到相应的选项；3 区为资源管理窗口； 4 区为编译及综合的进度栏：编译和综合的时候该窗口可以显示进度,当显示 100%是表示编译或者综合通过；5 区为工作区； 6 区为信息栏：编译或者综合整个过程的具体信息显示窗口,包括编译通过信息和报错信息；第 2 页 共 16 页2.2 新建工程运行菜单命令“File-New Project Wizard” , 打开新工程向导,第一出现如图 2 所示的工程向导介绍对话框；点击Ne

4、xt 按钮,进入如图 3 所示的下一设置页面,在其中设置工程目录、工程名称、顶层设计实体名称；工程目录点击挑选我们提前在D盘 altera 文件中的 SCU文件夹,工程名称为liuzhen ,顶层设计实体名称自动与工程名称相同；图 2 工程向导介绍 图 3 工程设置点击 Next 按钮,进入如图4 所示的对话框,在其中可以添加已存在的文件至工程和设定库的路径, 我们在此可跳过； 接着显现如图 5 所示的目标器件系列 和具体芯片型号的设置对话框, 如图 5 所示,用户可依据实际所使用的目标芯片和 QuartusII的支持情形具体进行设置, 当 QuartusII不能支持时, 就需要更换目标芯片或

5、开发工具 MAX+ plus II ；由于 本次测试只进行设计和软件仿真,不进行硬件仿真 ,故任意挑选；点击“Next” 进入下一步设置,挑选仿真,综合工具本次试验全部利用 quartus 做,三项都选 None,如图 6 所示；然后 next ,最后将给出一个工程信息摘要,如图 7 所示,点击 Finish 按钮,完成工程建立并退出向导过程；第 3 页 共 16 页图 4 添加文件至工程图 5 器件系列和目标芯片设置图 6 挑选仿真,综合工具 图 7 工程信息摘要2.3 创建 VHDL文件,编写程序运行菜单命令“File-New ” ,如图 8 所示,点击“VHDL File ” ,然后点击

6、OK；第 4 页 共 16 页图 8 图 93-8 译码器的 VHDL描述源文件如下：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY decoder_38 is port a: in std_logic_vector2 downto 0; b: out std_logic_vector7 downto 0; end decoder_38; architecture Behavioral of decoder_38 is begin processa begin case a is when 000= b b b b b b b b b set

7、ting 单击 -Simulator Settings 点击 - 下拉 Simulation mode Functional）,如图 14 所示；其中Functional 表示功能仿真, 既不包括时序信息, timinng 表示时序仿真, 加入线及寄存器的延时信息；图 14 然后建立一个波形文件：（File-new-Vector Waveform File）；添加波形文件作为信号输出文件,以便观看信号的输出情形图 15第 8 页 共 16 页. 如图 15 所示；然后导入引脚,双击如图 16 所示 Name下面空白区域,接着点击如图 17 所示 Node Finder ,然后先点击图 18 中

8、的 list 再点击,再点击 OK即可；图 16 图 17 图 18接着设置鼓励信号,单击,再点击,如图19 所示；再点击 Timing,再 Multiplied by 1,如图 20 所示；设置 a1 信号源的时候类同设置 a0 信号源,最终一步改为 Multiplied by 2；设置 a2 信号源第 9 页 共 16 页的时候类同设置 a0 信号源,最终一步改为Multiplied by 3；图 19 图 20图 21图 21 中红框内为我们自定义的输入信号；接着生成仿真需要的网表（工具栏processing-Generate Functional Simulation Netlist）

9、；弹出如图 22 所示,点击“ 是” 进行储存,我们储存为liuzhen.vwf,如图 23,再点击储存跳出图 24 表示胜利；第 10 页 共 16 页图 22 图 23图 24接下来开头仿真,点击工具栏开头仿真,结果如图25 所示；图 25 仿真结果观看波形, 3-8 译码器产生的结果刚好符合我们的理论；因此该功能仿真通过,本次仿真正确；第 11 页 共 16 页留意：1. 在检查语法后,功能仿真前如需要下载到硬件进行仿真,要进行锁定引脚 操作,下面大致介绍一下,由于一般新手刚入门仍不需要进行硬件仿真；点击工具栏的（pin planner ）,然后点击跳出来界面 （图 26）的 view-

10、 ALL PIN LIST ,接着依据 实际选用的芯片 的输入输出配置引脚,填写图 27；这 里在创建工程的时候,在器件系列和目标芯片设置处要对应选自己的芯片型号；图 26图 272. 如需要下载到硬件进行仿真,最终一步仍需要进行下载；下载 点击（Programmer）,再点击 Hardware Setup 配置下载电缆 , 单击 弹 出 窗 口 的 “ Add Hardware”按 钮 , 选 择 并 口 下 载 ByteBlasterMV or ByteBlasterMV ,单击“Close” 按钮完成设置； CPLD器件生成的下载文件后缀名为 .pof ,点击下图所示方框, 选中下载文件

11、, 然后直接点击 start 按钮开头下载第 12 页 共 16 页三、用原理图进行仿真 （用与门作为例子进行仿真）3.1 新建工程 请参考上一种方法, 此处不赘述； 为了不出错, 请重新建一个工程,不要用第一种方法的工程；3.2 新建原理图文件（ File-new-Block Diagram/Schematic File）图 3.2.1 图 3.2.2接着挑选对应原器件放置并连接好, 第一点击 Symbol Tool（图 3.2.2 所示）,然后再 Library 里面挑选我们要用的器件,我们这里用的是 and2,如图 3.2.3 ,点击 OK,接着再点击,同样的方法选出 2 个输入和 1

12、个输出,如图 3.2.4 所示；图 3.2.3 图 3.2.4第 13 页 共 16 页然后把对应的引脚连接起来,同时可以点击 接好的原理图如图 3.2.5 所示；图 3.2.5接着按 Ctrl+S 进行储存,我们把名字改为图 3.2.6pin_name对引脚进行改名；连and_2.bdf ,如图 3.2.6 ；接下来就是进行仿真,其步骤和我们 VHDL方法中的 2.5 是类似的,请阅读2.5 步骤；最终我们会发觉结果是正确的；用原理图的方法就讲到这里；第 14 页 共 16 页四、VHDL源程序附录4.1 3-8 译码器LIBRARY IEEE; USE IEEE.STD_LOGIC_116

13、4.ALL; ENTITY decoder_38 is port a: in std_logic_vector2 downto 0; b: out std_logic_vector7 downto 0; end decoder_38; architecture Behavioral of decoder_38 is begin processa begin case a is when 000= b b b b b b b b b =11111111; end case; end process; end Behavioral;4.2 二输入与门LIBRARY IEEE; USE IEEE.S

14、TD_LOGIC_1164.ALL; ENTITY and2 IS PORTa,b:IN STD_LOGIC; c:OUT STD_LOGIC; END and2; ARCHITECTURE and2_behavior OF and2 IS BEGIN c= a AND b; END and2_behavior;4.3 二输入或门LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2 IS PORTa,b:IN STD_LOGIC; c:OUT STD_LOGIC;第 15 页 共 16 页END or2; ARCHITECTURE or2_

15、behavior OF or2 IS BEGIN c=a OR b; END or2_behavior;4.4 非门LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY not_gate IS PORTa:IN STD_LOGIC; f:OUT STD_LOGIC; END not_gate; ARCHITECTURE not_gate_behavior OF not_gate IS BEGIN f= NOT a; END not_gate_behavior;4.5 一位半加器LIBRARY IEEE; LIBRARY IEEE.STD_LOGIC_