采用VHDL层次化文件设计一个四位全加器

1、采用VHDL次化文件设计一个四位全加器一、实训目的1.巩固VHDU1次化文件设计方法。2,培养应用VHDU1次化文件设计法的技能。二、实训器材计算机与Quartus H工具软件。三、实训指导(一)实训原理4位二进制加法器由4个全加器构成，而全加器又由一个半加器和一个或门构成，半加器的真值表如表 5-1所示：表5-1 半加器的真值表输入输出absoco0000011010101101半加器的逻辑表达式为：so=NOT(a XOR(NOT b) co=a AND b一位全加器的真值表如表5-2所示：表5-2 一位全加器的真值表c_ini1i2fsc_out000000011001010011011

2、0010101011100111111(二)实训步骤.电路模块划分根据算法分析，4位二进制加法器可由4个全加器构成，画出其原理方框图。全加器原理方框图如图5-1所示。而每个全加器又可划 分为一个半加器和一个或门这两个更小的模块，画出其原理方框图。4位二进制加法器原理方框图如图 5-2所示。图5-1一位全加器原理方框图fulladdfulladdfulladdfulladda0 b0 cini1 c_out i2 fsc_ina1 so0 x b1 T法insti1 c_out i2 fs c_ininst1so1Ta2b2Xi1 c_out i2 fs c_inso2a3b3Ai1 c_out

3、 i2 fsc_incoso3 KKinst2inst3图5-2 4位二进制加法器原理框图.设计底层设计文件(1)设计半减器文件halfadd.vhd(3)(2)设计或门电路文件orgate.vhd 。设计全加器电路文件fulladd.vhd ，其中把半加器和或门 电路文件作为元件调用。.设计顶层设计文件设计顶层设计文件add4.vhd ,其中把全加器文件作为元件调用VHDL(弋码如下：halfadd.vhd 文件代码如下：ENTITY halfadd ISPORT(a,b:IN BIT;so,co:OUT BIT);END halfadd;ARCHITECTURE a OF halfadd

4、ISBEGINPROCESS(a,b)BEGINso=NOT(a XOR(NOT b) AFTER 10ns;co=a AND b AFTER 10 ns;END PROCESS;END a;orgate.vhd文件代码如下：ENTITY orgate ISPORT(a1,b1:IN BIT;o:OUT BIT);END orgate;ARCHITECTURE a OF orgate ISBEGINo=a1 OR b1;END a;fulladd.vhd 文件代码如下：ENTITY fulladd ISPORT(i1,i2,c_in:IN BIT;fs,c_out:OUT BIT);END f

5、ulladd;ARCHITECTURE a OF fulladd ISSIGNAL temp_s,temp_c1,temp_c2:BIT;COMPONENT halfaddPORT(a,b:IN BIT;so,co:OUT BIT);END COMPONENT;COMPONENT orgatePORT(a1,b1:IN BIT; o:OUT BIT);END COMPONENT;BEGINU0:halfadd PORT MAP(i1,i2,temp_s,temp_c1);U1:halfadd PORT MAP(temp_s,c_in,fs,temp_c2);U2:orgate PORT MAP

6、(temp_c1,temp_c2,c_out);END a;add4.vhd文件代码如下：ENTITY add4 ISPORT(a,b:IN BIT_VECTOR(3 DOWNTO 0);cin:IN BIT;so:OUT BIT_VECTOR(3 DOWNTO 0);co:OUT BIT);END add4;ARCHITECTURE a OF add4 ISSIGNAL temp_co0,temp_co1,temp_co2:BIT;COMPONENT fulladd ISPORT(i1,i2,c_in:IN BIT;fs,c_out:OUT BIT);END COMPONENT;BEGINU

7、0:fulladd PORT MAP(a(0),b(0),cin,so(0),temp_co0);U1:fulladdPORTMAP(a(1),b(1),temp_co0,so(1),temp_co1);U2:fulladdPORTMAP(a(2),b(2),temp_co1,so(2),temp_co2);U3:fulladd PORT MAP(a(3),b(3),temp_co2,so(3),co);END a;.编译顶层设计文件把以上各个模块的VHDL设计文件放入同一个文件夹中，以顶层 文件建立工程，直接编译顶层文件同时也就编译各个底层模块文件。 若有错误，则加以纠正，直到通过为止。.仿真顶层设计文件最后，仿真顶层文件，若发现功能错误，应检查其原因，并加以 纠正。4位二进制加法器的仿真图如图5-3所示：MadH Jim Bar阳0 酷，卜阳碓i.1.21 us Irtervil:11Sus Slail：E出Dps 100. D 200.0 ns 3510 dj 0.0 ns 亚.0 的 6UU 电 皿0 的 8D0 0 窥电的 II 让 L1 1.2