数字频率计基本内容

1、-. z1.熟悉CPLD的开发软件的根本使用。2.理解频率计的测量原理。3.掌握CPLD逻辑电路设计方法。4.掌握虚拟数字频率计的软件设计。 二、实验任务和容 1. 在CPLD中设计一个数字频率计电路，设计要求为： 测量围：1Hz1MHz, 分辨率, 数码管动态扫描显示电路的CPLD下载与实现。 2.使用LabVIEW进展虚拟频率计的软件设计。要求设计软件界面，闸门时间为4档，1s,100ms,10ms,1ms,频率数字显示。 3使用设计虚拟逻辑分析仪软件和CPLD电路，进展软硬件调试和测试 三、实验器材 1. SJ-8002B电子测量实验箱 1台2计算机(具有运行windows2000和图形

2、化控件的能力) 1台 3函数发生器 1台 4.SJ-7002 CPLD实验板 块 5.短接线假设干 四、实验原理 4.1.测频原理 所谓频率，就是周期性信号在单位时间变化的次数。电子计数器是严格按照fN/T的定义进展测频，其对应的测频原理方框图和工作时间波形如图1 所示。从图中可以看出测量过程：输入待测信号经过脉冲形成电路形成计数的窄脉冲，时基信号发生器产生计数闸门信号，待测信号通过闸门进入计数器计数，即可得到其频率。假设闸门开启时间为T、待测信号频率为f*，在闸门时间计数器计数值为N，则待测频率为 f* = N/T (1) 假设假设闸门时间为1s，计数器的值为1000，则待测信号频率应为10

3、00Hz或1.000kHz，此时，测频分辨力为1Hz。 本实验的闸门时间分为为4档：1s,100ms,10ms,1ms。 图1 测频原理框图和时间波形 42 数字频率计组成 本实验要求的数字频率计组成如图2所示，频率计的硬件电路图1所示在CPLD芯片中实现，测量结果通过实验箱提供的EPP通信接口送给计算机，频率计的软件和人机界面由计算机完成，同时计算机还可输出清零和闸门选择的控制信号给电路。 本实验的任务一是在提供的CPLD实验板上设计和实现频率计测量电路，二是在计算机上使用LabVIEW软件设计频率计界面和程序。 图2 数字频率计组成框图 4.3 CPLD特点和设计流程 CPLD器件是由用户

4、配置以完成*种逻辑功能的电路，本CPLD实验电路板选用ALTERA公司的EPM7128SLC84器件，其特点为：84引脚Pin，部有128个宏单元、2500个等效逻辑门、15ns的速度、PLCC84封装形式。除电源引脚、地线引脚、全局控制引脚和JTAG引脚外，共提供了64个可用I/O脚，这些引脚可以任意配置为输入、输出和双向方式。 CPLD的设计流程如图3所示，本实验采用的设计软件为ALTERA公司的Quartus ，下载方式采用的是并口电缆ByteBlaster。下载时的硬件设置操作如图4所示。 图3 CPLD设计流程和并行电缆下载示意图 图4 下载时的硬件设置选ByteBlaster4.4

5、 CPLD实验电路板 1数字信号输入：8个ONOFF(K1K8)开关 2) 数字信号输出显示：8个LED灯(LED1LED8)，低电平点亮 3) 6个LED 7段数码管，采用动态扫描方式，L1、L2、L3为位选信号，低有效，A、B、G为7段码，DP为小数点，均为低有效。 4 时钟晶振：频率为1MHz，已连接到CPLD的时钟引脚 注：使用CPLD板的1.000MHz的晶振时钟，需放置CPLD板上S1短路块位置在右面。 图5 CPLD实验板电路板照片和组成框图 4.5 CPLD实验电路板原理和与实验箱62芯插座连接关系 图6 为CPLD板的详细电路图。 CPLD可供用户自定义的引脚见表1，共有25

6、个引脚，均可根据需要定义为输入或输出。 CPLD与实验箱62芯插座定义表见表2，可使用3个8位的数字I/O口作为频率计的输入计数结果，1个5位的单向数据输出口为频率计的控制口。 表1 用户可用的CPLD自定义I/O引脚 P4 P5P6P8P9P10P11P15P16P17P18P20P21P22P24P25P27P28P29P30P31P77P79P80P81 表2 CPLD和62芯插座连线引脚定义 引脚 名称 CPLD芯片引脚 62芯插座引脚 说明 引脚 名称 CPLD对应脚 62芯插座引脚 说明 DO0P4016数字I/O口 地址为03HDO24P6328单向输出口 地址为06HDO1P3

7、648DO25P7660DO2P4117DO26P6429DO3P4449DO27P7561DO4P4518DO28P6830DO5P4650VCCP3,P13,P26,P3P43,P5,P66,P7831,62+5V电源 DO6P4819DO7P4951DO8P5020数字I/O口 地址为04HDO9P5152GNDP1,P7,P19,P32,P42,P47,P59,P72,P82,P8413,44电源地 DO10P5521DO11P5253DO12P5422DO13P6554DO14P5723CPLD时钟源 sourceCLKP8345由S1短路 选择接 CPLD-CLK1DO15P675

8、5DO16P5624数字I/O口 地址为05HDO17P6956DO18P5825outsideclkP3915选择接(P83)DO19P7057allCLRP3547系统总清零 DO20P6126outside_triP3714外部触发 DO21P7358DO22P6027DO23P7459 图6 CPLD实验板电路原理图 五、设计指导： 分为CPLD硬件电路设计和虚拟频率计软件设计两局部5.1 CPLD硬件电路设计 CPLD设计和调试的过程是：任务分析，层次分解，得到顶层设计框图，大致确定每个子模快子电路的功能、输入和输出；子模快电路设计和软件仿真；完成顶层电路设计，顶层仿真；分配引脚，下

9、载，连线和调试。 5.1.1设计任务分析和顶层设计 根据设计任务，可分为四大局部： 1闸门时间和测量控制：闸门时间分别为1s,100ms,10ms,1ms，由1MHz的基准时钟分别产生1Hz,10Hz,100Hz，1kHz的时基信号作为闸门控制信号，同时控制测量结果的锁存。 2多位计数器电路：根据闸门时间最长为1秒，被测信号频率最高为1MHz，所以选用6位十进制计数器，保证测量计数器不溢出。6位十进制的计数器对被测信号的脉冲进展计数，输出6位十进制计数值，每位都用4位BCD码表示，共有24根线。每次测量开场前清零计数值。 3计数结果锁存和实验箱接口：在每次测量闸门时间到时使用锁存器锁存计数值6

10、位BCD码，供计算机读数。 4计数结果6位数码管动态显示电路： 设计一个6位BCD选1的多路数据选择器，输出的一位BCD码4根线送给BCD七段译码器译成段信号，从CPLD输出给数码管的7段。同时多路数据选择器的控制选通信号需要3根，必须与6位数码管的位选信号同步。位选信号来自电路板的时钟1MHz分频，在用译码器译码每次只能选中一个数码管。要保证多位显示均匀和不闪烁，请计算和设计分频的频率和电路。 根据CPLD电路的层次化设计功能，设计出如图7所示的顶层设计框图。基于CPLD的简易数字频率计的设计图(2021-12-2615:59)摘要：CPLD器件的出现给现代电子设计带来了极大的方便和灵活性，

11、使复杂的数字电子系统设计变为芯片级设计，同时还可以很方便地对设计进展在线修改。首先介绍了频率计的测频原理，然后利用CPLD芯片进展测频计数，从而实现了简易数字频率计的设计。此频率计的设计采用基于VHDL的Top-Down(自上而下)的设计方法，从系统总体要求出发，自上而下地逐步将设计容细化，最后完成系统硬件的整体设计。所设计的电路在GW48系列SoPC/EDA实验箱上通过硬件仿真，下载到目标器件上运行，能够满足实际测量频率的要求。0 引言目前已经有不少文献分别从不同的角度对此问题进展了讨论和研究。有基于FPGA实现的，FPGA的性差，它的分段式布线构造决定了其延迟的不可预测性，它的编程信息需存

12、放在外部存储器上，使用方法复杂；也有用标准逻辑器件实现的，用标准逻辑器件使系统布线复杂、体积功耗大、可靠性差、设计周期长，交流和修改不方便。该频率计采用先进的EDA技术及自上而下的设计，使用CPLD芯片，CPLD具有连续连接构造，易于预测延时，使电路仿真更加准确，且编程方便、速度快、集成度高、价格低，从而使系统研制周期大大缩短，产品的性能价格比提高。本频率计采用流行的VHDL语言编程，并在设计平台实现了全部编程设计。该数字频率计的设计及实现具有良好的应用价值和推广前景。下面对该频率计的软硬件设计进展详细论述。1 测频原理1.1 频率的定义频率定义为在单位时间，记录被测信号的变化周期数(或脉冲个

13、数)。假设记录被测信号的的变化周期数(或脉冲个数)为N*，则被测频率F*的数值为N*，单位为：Hz。1.2 根本性能指标测频围为：1Hz1MHz；测频精度：相对误差为1Hz。1.3 频率计的功能分析由于数字频率计是一个需对数字信号进展测量和显示的系统，由一片CPLD完成各种测试功能(对被测信号进展计数等)，最后将测量结果送数码管显示输出，因此测频需要设置控制电路、计数电路、锁存电路、译码电路，将这些电路设计好的各局部连接起来成为一个整体的电路写人CPLD芯片中，外围电路由显示电路、产生1Hz的方波电路组成。控制电路是对计数电路、锁存电路和译码电路进展时序的控制。其控制要求为：先使计数电路在1s

14、进展计数，接着在下一个1s锁存计数的结果，最后将锁存的数据进展译码和显示。在第一个测量显示周期完毕后，控制电路将再次发出控制信号，先对功能电路清零，然后使系统开场第二个测量周期的工作。计数电路是对被测信号的频率进展计数的主功能电路。根据频率的定义和测频的根本原理，必须由一个脉宽为1s的对被测信号脉冲计数的允许信号，其测量结果为被测信号在1s的脉冲个数，即被测信号的频率。由于被测信号的频率测频围为1Hz1MHz，因此用计数电路测量时，使用6个输出为4位的二进制数计数器。此计数器从个位开场到高位分别进展计数，使低位计数器的进位与高位计数器的被测信号输入端相连，从计数器电路的构造可知，该电路输出信号

15、是由从低位到高位的多组4位二进制表示的十进制数组成的，用来分别表示被测信号的个、十、百、千等位的数值。锁存电路的主要功能是对计数器计数输出的数据进展锁定保存。即使在前级计数电路的计数器清零以后，锁存器依然有保存的数据存在，不会造成数据的丧失。锁存电路中的锁存器是对单个十进制计数器数据进展保存，因此锁存器的个数与前一级计数电路的十进制计数器的个数一样。译码电路的功能是将锁存器保存并将输出的4位二进制代码表示的十进制数进展译码转换，将其转换为能直接驱动数码管显示的十进制数字字符的输出信号。显示电路由共阴数码管电路构成。由于被测信号的频率测频围为1Hz1MHz，因此需要6个数码管对其进展显示。2 频

16、率计各模块设计2.1 频率计原理框图此频率计的流程为：被测信号fin输入到CPLD芯片，在控制信号为1Hz时，在CPLD芯片里完成对被测信号的测频、计数、锁存、译码，输出信号接数码管显示，如图1所示。2.2 CPLD模块原理框图由于是一种集成度很高并且可进展用户定制的数字芯片，因此测试功能都用一块CPLD芯片来实现。在硬件电路设计时，可先将CPLD的部电路分为控制、计数、锁存及译码四个电路模块分别进展设计，然后再将这四个电路模块有机地结合成一个能完成测频功能的整体系统。其CPLD模块原理框图如图2所示。2.2.1 控制电路模块为实现控制功能，控制电路模块需输出三个信号：一是允许对被测信号计数的

17、计数信号T-EN；二是将前1s计数器的计数值存入锁存器的锁存信号LOAD；三是为下一个周期计数做准备的计数器清零信号RST-T。上述三个信号产生的顺序是：先提供计数信号，这种信号使计数器在1s计数，即周期为2s的信号；接着是提供锁存信号，这种信号对计数值进展锁存，与计数信号反向；最后是发出清零信号，这种信号可对计数器清零。计数器清零完毕后又可重新计数，计数进入第二个周期。控制电路模块实际上是一个控制器，它需要一个周期为1 s的信号作为产生并控制控制器输出的时基信号CLKK。控制电路模块中各信号符号及端口功能如图3所示。2.2.2 计数电路模块计数电路模块将对被测信号进展十进制计数。它虽然由6个

18、十进制计数器组成，但采用CPLD后，设计时只要先制作单个十进制计数器，然后再将多个构造一样的单个十进制计数器在CPLD部进展连接就可组合成一个完整的计数电路模块。为实现其功能，十进制计数器需要设置三个输入端：即被测信号输入端CLK、计数器状态清零端RST和计数器工作使能端ENA。需要设置四个输出端，即OUTY0，OUTY1，OUTY2和OUTY3，由这四个输出端输出4位二进制代码来表示十进制数。同时，还需要设置进位输出端COUNT。需要设置四个输出端，即OUTY0，OUTY1，OUTY2和OUTY3，由这四个输出端输出4位二进制代码来表示十进制数。同时，还需要设置进位输出端COUNT。设置进位

19、输出端COUNT是因为单个十进制计数器只能表示被测信号频率在个、十、百、千等位中的一个数位的数据。被测信号的频率是从个位计数器开场计数的，被测信号变化一次，个位计数器输出加1，当被测信号变化10次时，个位计数器输出为0，而十位计数器输出加1，当十位计数器计满10次时，十位计数器输出为0，而百位计数器输出加1，依次类推，直至千位、万位或更高位。上述十进制计数器都是满10进1，且进位时计数器清零并重新计数。计数电路模块中的单个计数器符号及端口功能如图4所示。2.2.3 锁存电路模块锁存电路模块可使显示电路的工作稳定而可靠，防止计数电路模块清零时引起显示闪烁的现象。锁存电路模块是由多个锁存器组成。每

20、个锁存器都是用来锁存与其单独相连的计数器的输出数据。由于每个锁存器锁存的都是4位二进制代码表示的十进制数，其功能完全一样，因此只需要设计制作一个锁存器就可连接组合成一个锁存电路模块。为实现其功能，锁存器需设置一个使锁存器工作的使能端LOAD，四个数据输入端即DIN0，DIN1，DIN2和DIN3，并由它们输入计数器的计数值，还需设置四个锁存数据的输出端：即DOUT0，DOUT1，DOUT2和DOUT3。锁存电路模块中单个锁存器的符号及端口功能如图5所示。2.2.4 译码电路模块译码电路模块可对表示十进制数的4位二进制代码进展编码，此模块可直接连接数码管驱动器，从而驱动数码管显示出相应的阿拉伯数

21、字等字符。与锁存器电路模块设计一样，它也只需要先设计一个单个的译码器，然后通过连接组合就可构成译码电路模块，从而实现译码功能。为实现其功能，单个译码器需要设置4个数据输入端：即d0，d1，d2和d3，并由这些端口输入锁存电路模块输出的4位二进制数据，需要设置7个输出端：即q0，q1，q2，q3，q4，q5和q6，它们分别连接7段数码管的7个显示输入端。译码电路模块中单个译码器符号及端口功能如图6所示。3 软件设计根据前面的分析，采用VHDL语言设计一个简易的数字频率计，运用自顶向下的设计思想，将系统按功能逐层分割的层次化设计方法进展设计。在顶层对部各功能块的连接关系和对外的接口关系进展了描述，而功能块的逻辑功能和具体实现形式则由下一层模块来描述。即控制、计数、锁存、译码四个实现数字频率计的核心模块，然后根据图