信号完整性测试课件

1、PCI Express物理层一致性测试项目2022/7/241PCI Express物理层电参数测量 损耗与抖动2022/7/242PCI Express物理层电参数测量仪器设置测试主板/MCH/系统:需要使用GoldenReference的负载板测试夹具CLB,支持x1,x4, x8, x16 PCI-Ex,将相关的测试点引导出来,供连接到示波器进行信号采集需要使用6GHz或以上带宽的示波器运行PCI-Ex的一致性测试软件2022/7/243PCI-E测试结果时间测量: 眼宽, 上升/下降时间, UI, 数据率,差分对时延偏差幅度测量: 眼高, 差分输出电压, 高幅度, 低幅度, 共模AC与

2、DC电压, 预加重幅度等抖动测量: Rj/Dj分离,BER, 250个连续周期的Median-Max Outlier Jitter,BER=10-12时的眼睛睁开度, TIE, PLL TIE,抖动趋势, 抖动频谱,Bath-Tub曲线PCI-Ex模板与参数通过失败检验2022/7/244PCI-E物理层信号完整性测试小结了解PCI-E 测试规范PCI-E 1.0/1.1/2.0选择合适的测试点Tx,Rx选择合适的测试连接探头直接连接，测试夹具连接选择合适的测试仪器带宽，采样率，采集内存选择测试软件PCI-SIG提供，测试仪器公司提供PCI-E信号完整性分析方法眼图分析，抖动分析，误码分析20

3、22/7/245内容高速信号故障发现和定位技巧高速差分LVDS的测试方法高速串行总线的信号完整性测试高速标准总线的测试方法和实例（PCIExpress）DDR总线测试2022/7/246SDRAM演化Chart courtesy of Qimonda2022/7/247设计挑战Design challenges confronting the board designer can be summarized as follows: Routing requirements Power supply and decoupling, which includes the DDR devices a

4、nd controller, the termination rail generation (VTT), and reference generation (VREF) Proper termination for a given memory topology2022/7/248SSTL信号2022/7/249DDR总线中的信号完整性问题ReflectionViaReferenceTrace branch/StubS/H violationSkewSlew rateJitterClockPower/Noise2022/7/2410信号的探测2022/7/2411DDR的测量项目R/w La

5、tencySetup & Hold TimeSlew RatesClock to Strobe SkewStrobe to Data SkewClock Variation (Jitter)Eye Diagrams (Jitter - Noise)2022/7/2412DDR Setup and Hold Base MeasurementsMeasure from low to high on the source waveforms, rather than midpoint to midpoint. These are “base” measurements. According to J

6、EDEC specification need to modified depending on the slew rate of data and strobe signal. The JEDEC specification provides the derating table.Vref = 750mV (it is about 0.5*VDD and VDD is 1.5V)VIH (ac) Min = Vref + 175 mV ( so 925mV)VIH (dc) Min = Vref + 100mV (so 850 mV)VIL(dc) Max = Vref -100mV (so

7、 650 mV)VIL (ac) Max = Vref 175mV (so 575 mV)Use SE type when Strobe is Single EndedUse Diff type when Strobe is differentialThe JEDEC spec provides a min base number of 75ps for tDS and 150ps for tDH2022/7/2413DDR复杂性-Command信号2022/7/2414DDR双向总线测量2022/7/2415DDR总线时序测试2022/7/2416Write cycle信号测试2022/7/

8、2417Read cycle信号测试2022/7/2418DDR测试的关键-读写分离通过触发或其他方法将信号的Read和Write cycle区分来Preample的宽度Preample的极性Preample的幅度Preample的上升斜率或触发R/W-信号业内还有自动化测量方案用以完整JEDEC规范测试Difference of pulse width of preamble2022/7/2419茶歇和Q/A2022/7/2420高速电路信号完整性测试、调试和验证高速眼图和抖动测试与分析2022/7/2421内容什么是眼图眼图测试和分析的重要性眼图测试和分析方法眼图测试和分析对测试设备的要求

9、常见眼图反应的信号问题抖动的定义抖动的基本术语传统的测试方法抖动的高级术语高级抖动测试和分析方法通过抖动分析定位电路故障根源2022/7/2422眼图定义眼图包含丰富的信息，体现了数字信号的整体特征，能够很好的评估数字信号的品质，因而眼图分析是高速互联系统信号完整性分析的核心。眼图是一些列数字信号在示波器上累积而显示的图形眼图测试必要条件时钟两种眼图测试类型等效眼图实时眼图2022/7/2423眼图的形成2022/7/2424眼图反映了什么Tx+-path+-+-6.25Gb/s at Tx launch into backplane6.25Gb/s at 17in (43cm) of bac

10、kplane6.25Gb/s after 34in (86cm) of backplaneSmall differences in levels being measured2022/7/2425典型的串行链路测试点定义Near End 串扰 随机抖动 确定性抖动 - ISI - DCD - PJ - Uncorrelated 幅度损耗 - 传导损耗 - 介质损耗Far End2022/7/2426眼图和信号传输质量更大的眼睛意味着更多的信号幅度和时间的余量更大的眼睛系统可靠性更好眼图过窄意味着信号的抖动过大，误码率上升眼图中心点2022/7/2427眼睛张开是否就表示信号传输没有问题？引起误

11、码的原因：抖动和噪声。能否测量到全部的抖动和噪声呢？2022/7/2428眼图参数2022/7/2429眼图测试项目Jitter RMS = TCross1sigmaJitter Pk-Pk = TCross1pk-pkEye Height = (PTopmean-3*PTopsigma)-(PBasemean+3*PBasesigma)Eye Width = (TCross2mean-3*TCross2sigma)-(TCross1mean+3*TCross1sigma)Crossing Percent, Duty Cycle Distortion, Noisepk-pk, NoiseRMS

12、, SNR高速光眼图测试中的项目Extinction Ratio = PTopmean /PBasemeanQuality Factor = (PTopmean-PBasemean)/(PTopsigma+PBasesigma)OMA (Optical Modulation Amplitude)=PTop-Pbase2022/7/2430眼图模板（MASK）的定义归一化模板绝对值模板脉冲模板仅针对低速信号模板定义在各个标准中有详细的定义按照串行链路结构，在不同的TP点有不同的模板形状2022/7/2431为什么要测试眼图眼图是高速信号质量的最直接反映眼图的好坏和信号传输的误码率相关眼图是信号测

13、试分析的最常用手段MASK 可以直接反映您设计的系统是否“PASS”2022/7/2432眼图测试分类：等效眼图的生成When a clock signal is used to trigger the equivalent-time 8200 scope the sampled DATA signals generally create EYE PATTERNS (between clock triggers the sampled DATA could be either a logical 1 or 0)DatatriggervoltagetimePrecision variable d

14、elayA clock trigger can be user-supplied or recovered from the data to trigger the equivalent time samplerClockEye patterns are the common result of clock-triggering in Equivalent time sampling: vectors are not drawn since adjacent samples can jump from logical 1 to 0 frequentlyMask test时钟从何而来？被测电路自

15、身的参考时钟经过CDR所提取的时钟2022/7/2433CDR对眼图和抖动测试的影响时钟恢复单元：CRU当需要测试一个高速串行信号眼图时，需要一个时钟恢复单元，从被测信号中恢复出时钟用于触发事实上，一个真实的高速器件内部就有一个时钟恢复单元CRU的要求内置Golden-PLL，跟随信号的变化并解出时钟内置针对于信号抖动的低通滤波器内置抖动滤波器的带宽为被测数据率的1/1667内置抖动滤波器的滚降特性满足-20dB/Dec2022/7/2434SamplingOscopeRT V.S.ET 软件CDR的优点软件CDR能够看到更加宽频的抖动。例如测试SSC频率上限是数据率/2频率下线是1/采集时间

16、软件CDR更加的灵活HW CDR2.5Gb/sDUTw/SSCtriggerinputReal TimeOscopeDUTinputCant see jitter below LBW!SSC Viewable!33kHz SSC1.5MHz LBW2022/7/2435眼图测试的时钟选择采样示波器的CLK选择用户DUT提供的时钟作为外触发直接从数据中恢复时钟（需要硬件时钟恢复CDR）通行行业常用采样示波器测等效眼图实时示波器的时钟选择不需附加时钟作为触发信号，通过内嵌软件CDR恢复软件时钟，生成眼图计算机行业常用实时示波器测眼图2022/7/2436对于一个1.25G的并行LVDS信号，如何测

17、试眼图？对于下图中的5Gbps串行信号，如何测试眼图，哪一类仪器合适？在高速电路设计中，如何获得张开的眼图？思考题2022/7/2437如何得到张开的眼图走线长度短走线并非始终能够满足.短走线意味低损耗.走线宽度宽走线可以降低趋肤效应.减小板材的介电常数即降低介电损耗(Dielectric Loss),但将增加成本.信号预加重和均衡处理通过对跳变位预加重(Pre-Emphasis)处理补偿线路上因信号跳变产生的针对高频分量的损耗，需要器件支持。2022/7/2438抖动 ABC 什么是抖动?定义: “信号的某特定时刻从其理想时间位置上的短期偏离为抖动”参考: Bell Communicatio

18、ns Research, Inc (Bellcore), “Synchrouous Optical Network (SONET) Transport Systems: Common Generic Criteria, TR-253-CORE”, Issue 2, Rev No. 1, December 19972022/7/2439抖动的定义抖动的表示方法绝对时间(Jpp=100ps)归一化UI (2.5Gbps datarate, Jpp=0.25UI)弧度（Jpp=.25UI*2Pi=Pi/2 radians）2022/7/2440快过10Hz的偏离为 : 抖动 Jitter慢过10Hz

19、的偏离为: 漂移 Wander参考: ITU-T Recommendation G.810 (08/96) “Definitions and Terminology for Synchronization Networks”抖动 ABC 抖动 vs 漂移2022/7/2441抖动 vs 相位 vs 频率2022/7/2442为何抖动是如此重要?在同步系统如SDH, 传输时钟的抖动影响子系统的同步, 过大的抖动直接造成误码, 或减低了信号的消光比ER (等同电信号的信噪比SNR)。所以ITU-T, Bellcore, ANSI都制定模板Mask来检定眼图是否拥有过大的抖动，以及测量传输时钟的抖动

20、漂移。传统的并行式数据通信，即多通道数据与时钟分别传送，往往因为PCB阻抗不匹配，传输路径不一致而产生建立与保持时间违反。当速度增加的时候，准确控制传输时延显得异常的困难，今天新颖的数据通信都已经是串行了， 不单只使用一对差分线来传送数据，以减低信号EMI的干扰，更往往将时钟嵌入在数据中， 而接收端则使用CDR从数据中恢复时钟出来。 所以，若数据的抖动过大，频率过高，接收端的CDR将无法恢复时钟而导致误码。 所以需要控制系统的时钟与输出的数据抖动。抖动直接减小了逻辑数字系统的建立保持时间的余量， 严重的影响逻辑运作。有些情况，尤其以计算机行业应用为多（因不能有足够的空间进行EMI控制），使用一

21、低频信号调制其高速时钟，在频谱上的效果是使其能量被扩散， 从而减小EMI干扰。在时域上效果是时钟的周期性抖动，其抖动波形正是调制信号。2022/7/2443抖动的成因热噪声,各种随机噪声注入噪声(EMI/RFI)高速电路不稳定性串扰振铃反射地弹上行时钟热噪2022/7/2444热噪声随机性的, 是多个随机抖动源的组合性现象内部热能现象Johnson Noise热能的原子与分子振动分子的解体外部的宇宙射线因热噪声所导致的抖动的分布是高思与无边际的分布2022/7/2445确定性的, 能被确认为一些固有的成因例如：电源地跳声Vdd 噪声例如：晶振 热能的与机器性的噪声例如：由相邻通道的时钟或数据跳

22、变所造成的电磁性串扰码间干扰ISI: 不同长度的连续“1”与“0”在带宽有限的系统中受到不同的衰减，导致长连续的“1”或“0”到达比短“1”与短“0”更高的电平，在接续这些长“1”或长“0”后的跳变，信号需要比短“1”与短“0”更多的时间才能到达门限电平，这些时间上的偏离就导致信号的抖动，不同长短“1”与“0”之间的干扰导致数据相关抖动即ISI。占空比失真DCD: 因上升沿速率与下降沿速率的不对称性所造成的时钟周期上的偏离，即占空比失真。确定性抖动分布是有边际的，其频谱通常呈现抖动源的各个谐波例如：电源干扰所造成的周期性抖动Pj, 在频谱上通常呈现其基频的多次谐波例如：通常使用重复的码形来检验

23、系统的ISI，因为码形是周期性重复的，在频谱将呈现为固定间距的多次谐波注入噪声2022/7/2446电路的不稳定性导致抖动同步开关噪声当多个输出端同时开关至同一的状态时，往往会产生电流上的毛刺，继而导致Vcc与GND的毛刺，与判断门限电压的偏移2022/7/2447电路的不稳定性PLL问题 有限的锁相环带宽 锁相环只能跟踪在其带宽以下的低频抖动，一般不能承受高频的抖动检定器的死区振动 连续相同的NRZ码不造成任何的信号跳变, 在此情况下，PLL的VCO频率会向其自然的晶体频率而漂移Loop FilterPhaseDetectorDQData2022/7/2448抖动基本术语Period Jit

24、terCycle-to-Cycle JitterTime Interval Error (TIE)Clock JitterData JitterClock recoveryUnit IntervalBER2022/7/2449 Period JitterPeriod Jitter is the measurement of a signals period over a number of cycles Mean (the average of the period measurements)Std. Dev. (the RMS of the period measurements)Pk-Pk

25、 (the difference between the minimum and maximum period)What about jitter frequency or cycle-to-cycle requirements?t period2022/7/2450周期抖动 的传统测试方法受到示波器触发抖动的影响提供统计数据平均最大最小标准偏差在这案例中，测得标准偏差162ps2022/7/2451周期抖动 的传统测试方法：直方图统计受到示波器触发抖动的影响低重复性，窗口的位置与大小影响测量的结果于误差提供统计数据平均最大最小标准偏差在这案例中，测得标准偏差153ps眼图是使用直方图测量眼睛

26、抖动的例子2022/7/2452 Cycle-to-Cycle JitterCycle to Cycle Jitter is the measurement of a signals change in period between adjacent cyclesMean (the average of the change in period measurements)Std. Dev. (the RMS of the change in period measurements)Pk-Pk (the difference between the minimum and maximum cha

27、nge)This is a period differential measurement!2022/7/2453Cycle-to-Cycle Jitter2022/7/2454N-Cycle jitter2022/7/2455时间间隔误差 Time Interval Error2022/7/2456时间间隔误差 Time Interval ErrorTIE Jitter is the measurement of a signals timing error relative to a known or recovered clock ITU says TEMean (the average

28、 of the timing error)Std. Dev. (the RMS of the timing error)Pk-Pk (the difference between the minimum and maximum error)This measurement requires a reference clock!2022/7/2457UI and BERUnit IntervalThe nominal period of one transmitted bit Bit Error Rate/RatioMethod to describe expected or measured

29、data stream error rate or ratio of good bits to bad bitsGenerally specified to be lower than 1E-122022/7/2458传统的抖动测试参数（Jitter Measurements）P2P3P4P1Period Jitter = 18.3ps StdDv (0.990/1.010/0.980/1.020) 40ps p-pCy-Cy Jitter = 36.1ps StdDv (0.020/-0.030/0.040) 70ps p-pTIE= 9.6ps StdDv (-0.010/0.000/-0

30、.020/0.000) 20ps p-p0.990ns1.010ns0.980ns1.020ns0.0ns0.990ns2.000ns2.980ns4.000ns0.020ns-0.030ns0.040ns-0.010ns0.000ns-0.020nsPCy-CyTIE0.000ns* StdDv = MS Excel StdDevA RMS of large populations2022/7/2459时间间隔误差测试（Time Interval Error）TIEIDEAL SAMPLE POINT BECOMES THE REFERENCE FOR TIEAnother view TIE

31、 = StdDev of all edges2022/7/2460茶歇思考题对于一个80M的时钟信号，一般测试哪些抖动参数？一个时钟的相位噪声和抖动相关吗？TIE是如何定义的？高速数据信号的TIE为什么非常重要？在高速电路中，信号眼图测试的抖动越大，系统就越不稳定吗？2022/7/2461抖动高级术语RjRandom JitterDjDeterministic JitterTjTotal JitterDCDISIPjPeriodic Jitter2022/7/2462随机抖动的统计分布是正态高斯分布直方图 (有限的采样数) 概率密度函数呈现高斯分布(数学的模型)因为随机抖动是高斯分布，所以是无

32、边际的。按理论，随机抖动的峰峰值随测量时间变长而增加。随机抖动+s-s+6s-6s-+峰峰值是多小？2022/7/2463随机抖动所以随机抖动的峰峰值必须伴同误码率BER表示出来RjRMS = 概率密度函数的标准偏差, sRjpk-pk = N * s , 按不同的BER，N不同BER = 10-9, N =12BER = 10-12 , N =142022/7/2464确定性抖动不是高斯分布，通常是有边际的。直方图 = pdf概率密度函数Peak-to-Peak确定性抖动DjDj2022/7/2465不对称的上升边沿速率与下降边沿速率不适当的判断门限选择占空比失真DCD2022/7/2466

33、ISI又称为DDj数据相关抖动或PDj码型相关抖动因为有限的带宽限制驱动器 Driver对比器ComparatorPCB线路与电缆的衰减与损耗对经常切换的“1,0,1,0,” 的高频信号，衰减比连续的“1,1,1,1,0,0,0,0,”的低频信号要来得厉害。所以长的连续不变码到达更高的电平，在跳变时需要更多的时间才能到达门限电平，导致信号抖动。因为这个抖动的幅度与码型相关，所以又称码型相关抖动。因为阻抗不匹配导致信号发射。被发射的信号叠加在原由的信号导致幅度增加而最终使转换电平所耗费的时间更多，从而产生抖动。码间干扰ISI DDJ不一样的电平2022/7/2467TIE vs. time 时间

34、间距误差随时间的变化是一重复的，周期性波形效果等同于频率调制FM可能的抖动源 电源的EMI干扰与扩频时钟SSC的调制信号Peak-to-Peak周期性抖动Periodic JitterSinusoidal2022/7/2468=抖动的统计观念理论: 两个独立随机变量之和若两个随机变量是独立的, 两个独立随机变量之和的概率密度函数是两者的概率密度函数的卷积pfd: Tj = Dj Rj (convolution)Dj = m+ - m-2022/7/2469抖动和误码2022/7/2470总体抖动TjTotal JitterEstimated jitter for a large populat

35、ion: 1012 bits2022/7/2471高级抖动测试和分析思路随机抖动(RJ)确定抖动(DJ)周期抖动(PJ)数据相关抖动(DDJ)占空比失真(DCD)误码率时的总抖动(TjBER)理解抖动测量和分离抖动分析抖动的根源减小抖动设计可靠的高速数字系统2022/7/2472高级抖动测试项目周期/频率测量频率、周期、N-Period、Cycle-Cycle周期、正向脉冲宽度、负向脉冲宽度、正向占空比、负向占空比、正向Cycle-Cycle占空比、负向Cycle-Cycle占空比时间测量上升时间、下降时间、高电平时间、低电平时间、建立时间、保持时间、延迟幅度测量高电平、低电平、峰峰值、共模电

36、压、跳变/非跳变电平比例、差分电压眼图测量眼高、眼宽、WidthBER、Mask Hits抖动测量TIE、Rj、Dj、Tj(BER)、Pj、DCD、DDJ、Rj(-)、Dj(-)、相噪2022/7/2473高级抖动测试和分析方法: 抖动直方图分析抖动中的确定性抖动抖动中的随机抖动分量测试抖动中的峰峰值查找高速电路周围的干扰源2022/7/2474高级抖动测试和分析方法: 抖动频谱分析发现抖动中的确定性抖动定位确定性抖动的频率范围查找高速电路周围的干扰源减小确定性抖动2022/7/2475高级抖动测试和分析方法: 抖动变化时间趋势发现抖动中的确定性抖动定位确定性抖动的频率范围查找高速电路周围的干

37、扰源2022/7/2476100 sec102 sec误码率评估106 sec2022/7/2477误码率评估BER 10-12BER = 10-122022/7/2478思考题A,B眼图分别含有哪些抖动分量？通过眼图看出哪一个系统可靠？2022/7/2479思考题Period Jitter和Periodic Jitter是一个概念吗？测试下面高速信号的眼图和抖动，每一个系统的主要抖动分量是什么？可能由高速电路中的哪些原因产生？2022/7/2480典型的抖动测试工具抖动测试工具实时示波器采样示波器时间间隔分析仪BERT频谱仪信号源分析仪抖动分离工具RT 实时示波器采样示波器时间间隔分析仪BE

38、RT2022/7/2481典型的抖动测试工具：实时示波器优点测试范围广测量所有的抖动参数信号连接方便，无需外部时钟测试速度快抖动分离能够通过抖动估算系统误码率支持实时波形显示和调试功能支持丰富的抖动分析和抖动图形显示缺点不能实际测试误码率带宽限制视频演示2022/7/2482典型的抖动测试工具：采样示波器优点带宽高抖动和噪声极低支持TDR高速互连测试支持超过5Gbps的信号抖动测试能够同时分析抖动和噪声缺点需要外时钟信号连接限制不能连续采集实时波形DJ限制估算误码率2022/7/2483典型的抖动测试工具：实时频谱仪/信号源分析仪优点带宽高动态范围大抖动和噪声极低支持测试相位噪声等射频参数缺点

39、只能测试时钟信号连接限制不能连续采集实时波形仅能进行简单抖动分析无法实时显示波形无法估算误码率2022/7/2484典型的抖动测试工具：BERT优点测试误码率系统级的工具直接测试高速链路和接受端性能缺点测试时间过长抖动分析功能弱信号连接限制不能连续采集实时波形无法实时显示波形需要外部时钟价格昂贵，功能单一2022/7/2485参考文献T11组织高速信号完整性测试的权威组织为INCITS提供抖动标准化测试技术探讨最前沿的抖动测试技术提供最权威的抖动测试比较和推荐涵盖高速信号完整性测试2022/7/2486高级抖动测试和分析总结理解抖动测量和分离抖动分析抖动的根源减小抖动设计可靠的高速数字系统20

40、22/7/2487茶歇思考题什么仪器能够测试一个高稳的时钟的相位噪声？哪种仪器测试结果更精确？影响示波器测试抖动精度的关键因素有哪些？示波器单次采样率最快只有50GS/s, 即20ps的采样间隔，怎能测试出1ps的抖动?2022/7/2488内容信号完整性测试内容高速电路常见测试问题和调试技巧衡量高速信号质量的重要手段和方法：眼图和抖动测试与分析高速互连的阻抗测试与分析TDR阻抗测试原理阻抗计算方法阻抗不连续点位置的计算方法TDR测试的几个注意事项TDR功能的延续案例分析常用测试设备和选择的方法2022/7/2489阻抗测试和信号完整性问题计算机、通信系统、视频系统和网络系统等领域的数字系统开

41、发人员正面临着越来越快的时钟频率和数据速率，随之，信号完整性变得越来越重要。在当前的高工作速率下，影响信号上升时间、脉宽、时序、抖动或噪声内容的任何事物都会影响整个系统的性能和可靠性。为保证信号完整性，必须了解和控制信号经过的传输环境的阻抗。阻抗不匹配和不连续会导致反射，增加系统噪声和抖动，在整体上降低信号的质量。阻抗测试是当前许多PCB、元器件规范的一部分，如USB2.0，Firewire（IEEE 1394），PCI Express，Infiniband，Serial ATA，XAUI等规范。业内已经普遍使用仿真工具设计高速电路，仿真加快了设计周期，最大限度地减少了错误数量。但是仿真之后，

42、必须进行工程验证来检验仿真设计，这其中就包括阻抗测量。什么时候需要关心阻抗测试？（信号完整性测试？）当上升时间和信号传输时间可比时，必须考虑阻抗问题2022/7/2490IPC规范了阻抗、差分阻抗的测试方法测试PCB、Cable、Connector等互连环境的特性阻抗的最常用的方法是使用时域反射计TDR。PCB 的阻抗测试规范由IPC.org (美国电子电路和电子互连行业协会)制订，可以在网站上免费下载：/4.0_Knowledge/4.1_Standards/test/.pdf，下面就基于TDR规范介绍阻抗、差分阻抗测试方法，精确测量的校准方法，TDR的应用等内容。2022/7/2491TD

43、R时域反射的原理TDR = Time Domain Reflectometry 时域反射计原理：当传输路径中发生阻抗变化, 部分能量会被反射, 剩余的能量会继续传输。只要知道发射波的幅度及测量反射波的幅度，就可以计算阻抗的变化。同时只要测量由发射到反射波再到达发射点的时间差就可以计算阻抗变化的位置。2022/7/2492TDR基础：仪器产生阶跃信号TDR基于一简单的概念：当能量沿着媒介传播时，遇到阻抗变化，就会有一部分能量反射回来，反射回的能量、注入到媒介的能量与阻抗的变化有理论上的数学关系。因而TDR测量阻抗的过程是：先向传输线发送一个上升时间很快的阶跃信号，阶跃信号将沿着传输线传输：202

44、2/7/2493TDR基础：阻抗变化传输线中的阻抗变化将导致传播阶跃的幅度变化2022/7/2494TDR基础：发射信号、反射信号和示波器监测阻抗变化导致某些能量反射回到来源，其余能量仍将传输。使用示波器监测阶跃源输入点上的传输线信号,示波器波形将以适当的时间顺序显示入射和反射传播信号总和。2022/7/2495内容信号完整性测试内容高速电路常见测试问题和调试技巧衡量高速信号质量的重要手段和方法：眼图和抖动测试与分析高速互连的阻抗测试与分析TDR阻抗测试原理阻抗计算方法阻抗不连续点位置的计算方法TDR测试的几个注意事项TDR功能的延续案例分析常用测试设备和选择的方法2022/7/2496TDR测试仪器结构2022/7/2497几种典型的负载2022/7/2498几种典型的负载2022/7/2499几种典型的负载2022/7/24100计算阻抗变化因为入射的阶跃脉冲的幅度是已知的，所以只要测量反射阶跃脉冲的幅度，就可以找出反射系数， 若仪器的输出阻抗是已知的，就可以计算反射点的阻抗值了。2022/7/24101vt 趋势图v t趋势图：将反射系数随阶跃脉冲被发出后在时间轴上的变化趋势描绘出来。2022/7/24102t 趋势图t趋势图：将反射系数随阶跃脉冲被发出后在时间轴上的变化趋势描绘出来。2022/7/24103zt 趋势图z t趋势图：将阻抗值随阶跃脉冲被发出后在时间轴上的