数字电路技术-课件-第4章-基本数字电路

1、第4章 基本数字电路4-1、概述4-2、基本逻辑门电路 4-3、触发器4-4、存储器4-5、可编程逻辑器件阅读: P186-269作业: P270-274 练习4-2,4-8,4-10,4-11,4-12 144-1、概述4-1-1、分类4-1-2、性能特性和参数4-1-3、使用数字IC的注意事项2按规模SSI 100 gatesMSI 103 gates LSI 104 gatesVLSI 105 gates4-1双极型：TTL、ECL、I2L、HTLMOS： PMOS、NMOS、 CMOS、HCMOS按工艺4-1-1、分类按编程能力半定制全定制3按结构一般输出 集电极或漏极开路输出三态输出

2、4基本门电路触发器 组合电路模块时序电路模块存储器按功能4-1-1、分类41、输入/输出逻辑电平 VIH : 逻辑门的高电平输入门限 VIL: 逻辑门的低电平输入门限 VOH : 逻辑门的高电平输出门限 VOL: 逻辑门的低电平输出门限4-14-1-2、性能特性和参数类型VOH/VOLVIH/VIL电源频率集成度功耗TTL2.4/0.42.0/0.854MMHLVTTL2.4/0.42.0/0.83.38MMHCMOS4.4/0.53.6/1.552MLLHCMOS4.4/0.53.6/1.5510MHLHCMOS2.4/0.42.0/0.83.316M11111与或输入缓冲输出缓冲53与阵列

3、不可编程、或阵列可编程如PROMW0W1W2W3D3D2D1D0A1A0&11111例4-5-154与阵列可编程、或阵列不可编程如PAL、GAL和HDPLDW0W1W2W3D3D2D1D0A1A0&11111例4-5-2例4-5-355与阵列、或阵列都可编程如PLAW0W1W2W3D3D2D1D0A1A0&11111例4-5-456与阵列、或阵列都不可编程W0W1W2W3D3D2D1D0A1A0&11111ROMD3D2D1D0A1A0A1A0AND OR574-54-5-2、基本结构1、组合逻辑的电路结构 (2) LUT 查找表 (SRAM)ABCDEFGQXQY组合逻辑 7 个输入，其中5

4、个来自外部，2个来自内部逻辑块的触发器 2个输出 25存储单元 多种组合逻辑选项58LUT的使用1、两个独立的4变量逻辑函数例4-5-659LUT的使用2、一个5变量的逻辑函数 60LUT的使用3、6变量或7变量的逻辑函数 614-54-5-2、基本结构2、时序逻辑的电路结构输入1S0选择S1SLU置位时钟复位DCQQSR宏单元LMC 反馈选择输出选择(1) 同步可编程例4-5-7624-54-5-2、基本结构2、时序逻辑的电路结构(2) 异步可编程输入1S0选择DCQQSRS1SLU宏单元LMC63LMC配置1. S1 S0=00输入选择LU1输入选择LU12. S1 S0=01置位时钟复位

5、DCQQSR选择LU输入1置位时钟复位DCQQSR选择LU输入13. S1 S0=104. S1 S0=11组合类型时序类型例4-5-8644-54-5-2、基本结构3、I/O结构I/O引脚输出控制输出输入输出三态缓冲器输入缓冲器654-54-5-3、CPLD的基本结构1、PLD的分类按电路结构分 PROM-与阵列、或阵列都可编程 PLA-与阵列、或阵列都可编程 PAL -与阵列可编程、或阵列不可编程 GAL -与阵列可编程、或阵列不可编程 CPLD -与阵列可编程、或阵列不可编程 FPGA -LUT, CLB(可配置逻辑块 ) 2、CPLD的特点 输入数不确定 延迟时间难以控制 由小PLD组

6、成 小PLD之间由互连矩阵连接 664-54-5-3、CPLD的基本结构3、基本结构的改进 (1) 与阵列、或阵列的改进输入LULMCnS1LU1S0LMC n-1输入LMC n+1 (2) LMC的改进 增加LMC中触发器的数量 触发器的结构可控 674-54-5-3、CPLD的基本结构4、全局和局部互连结构全局总线局部PLD模块68Altera MAX PLD示例69Lattic ISP PLD示例Output Routing Pool (ORP)Output Rooting Pool (ORP)H3H2H1H0G3G2G1G0A0A1A2A3B0B1B2B3F3F2F1F0E3E2E1E

7、0C1C2C3C0D0D1D2D3全局布线区(GRP)Input BusInput BusORPORPORPORPInputBusInputBusInputBusInpusBusOutput Routing Pool (ORP)Output Routing Pool (ORP)Input BusInput BusCLK0CLK1CLK2IOCLK0IOCLK1ISP&BoundaryScanTAPI/O引脚测试引脚输出布线区(ORP)逻辑块ISP & BST时钟分配输入总线时钟704-54-5-4、FPGA的基本结构1、Altera FLEXAltera FLEX 8000714-54-5-4

8、、FPGA的基本结构2、Xilinx XCXilinx XC 3000可配置逻辑块可编程开关矩阵可编程互连724-54-5-4、FPGA的基本结构2、Xilinx XCCLB734-54-5-4、FPGA的基本结构2、Xilinx XCPSM长线PSMPSMCLBCLBCLBCLBCLBCLBCLBPSMPSMCLBCLBCLBCLB双长线单线PSM74总线A1E1A2E2A3E3例4-2-1: 3态门的应用756QQCD12345&0C0011保持Q1111001111101 0011 0110111输入110001保持保持11保持 Q=1保持 Q=0清除预置? 边沿触发D触发器的工作原理示

9、例76例4-4-1: RAMA0A1An-1地址译码器W0W1W2n-1存储阵列R/W电路R/WCSD0D1Di字线WL位线BL77输出缓冲存储阵列例4-4-2: ROMD3D2D1D0BLEN1EN1CSVDDEN1EN1W0W1W2W3WLVDDW0W1W2W3B0B1B2B3111178 存储容量为44的PROM需要多少条地址线？例4-4-3: DecoderA1A0W0W1W2W3001000010100100010110001W0W1W2W3&A1A011W0W1W2W3A1A0VCC112条地址线79例4-4-4: 译码器与ROMWLBL地址译码器存储阵列输出缓冲EN1EN1EN1

10、D3W0W1W2W3D2D1D0A1A0CS11&EN1111180例4-4-5: 译码器与 PROM用84的PROM实现逻辑函数 W0 W1 W2 W3 & & & & B C B0 B1 1 A W4 W5 W6 W7 & & & & F 1 1 1 1 1 1 B2 B3 81 用EPROM器件2716实现一个存储容量为204816的存储器。例4-4-6:译码器与 PROM1、EPROM 2716的引脚图A0A1A10地址译码器P0P1P2047输出缓冲器20488存储阵列D0D1D7822、设计电路例4-4-6:译码器与 PROM 用EPROM器件2716实现一个存储容量为204816

11、的存储器。83 确定下列PROM器件所实现电路的逻辑功能。例4-5-1: 与或阵列结构W0W1W2W3D3D2D1D0A1A0&11111可变固定84例4-5-2: 与或阵列结构W0W1W2W3D3D2D1D0A1A0&11111 确定逻辑函数。固定可变85例4-5-3: 与或阵列结构其他输入或反馈输出控制信号&1&11IiLU到输出缓冲器或其他单元电路输出反馈 PAL/GAL/CPLD器件中LU的结构。其他输入86 确定逻辑函数。例4-5-4: 与或阵列结构W0W1W2W3D3D2D1D0A1A0&11111可变可变87例4-5-5: 与或阵列结构用PLA器件实现逻辑函数W7FAB1CW0W1&W2&W3W4&W5&W6&FAB1CW0W1&W2&W3W4&W5&W6&W7&88例4-5-6: LUT结构一个具有并行使能的模8计数器。89GAL22V10器件的常见LMC结构例4-5-7: LMC结构S0DCQQSRS11ENS置位时钟复位1&其他输入或反馈输入同步可编程90使用GAL22V10器件实现一个十进制异步计数器。例4-5-8: LMC结构1. 填写状态转移表CPQ3nQ2nQ1nQ0nQ3n+1Q2n+1Q1n+1Q0n+1000000001100010010200