数字电路课程课件：第5章 触发器

1、第五章 触发器5.1 概述触发器：能够存储1位二值信号的基本单元电路。触发器必须具备的两个基本特点：具有两个能自行保持的稳定状态， 用来表示逻辑状态的 0 和 1 ， 或二进制数的 0 和 1 。2. 根据不同的输入信号可以置成 1 或 0 状态。触发器的分类：1. 按触发方式（电平触发，脉冲触发，边沿触发）2. 按逻辑功能（RS, JK, D, T）5.2 SR锁存器一、电路结构与工作原理定义：触发器的1状态：触发器的0状态：置位端或置1端，低电平有效复位端或置0端，低电平有效图形符号电路结构1100110011110000010101010111001*1* 的0状态同时消失以后状态不定用

2、与非门组成的基本RS触发器的特性表(功能表)特性方程:保持置1置0不定在正常工作时应遵守:SDRD=0的约束条件， 约束条件Q*为触发器的新状态(也叫做次态)，Q为触发器原来的状态(也叫做初态)二、动作特点：在任何时刻，输入都能直接改变输出的状态。例已知基本RS触发器输入信号的波形，画出输出信号波形。1100110011110000010101010111001*1*t1 t2 t3 t4 t5 t6 t7 t8QOOOOtttt电压波形图RDSDRSQQ图形符号电路结构SR锁存器也可以用或非门组成，如下图所示。在正常工作时输入信号应遵守:SDRD=0的约束条件，亦即不允许输入SD=RD=1的

3、信号。000000111001101101000110110011105.3 电平触发的触发器一、电路结构与工作原理0XX000XX1110000100111100111011101001011011101*11111*CLK = 0时，触发器保持原状态不变。CLK = 1时，与SR锁存器工作原理相同。CLK=1时，S、R同时由1变为0，状态不确定S=1、R=1时，CLK回到低电平后状态不定电平触发SR触发器的特性表在某些应用场合，有时需要在有效电平到达之前预先将触发器置成指定的状态，为此，在实用的电路上往往还设置有异步置1输入端和异步置0输入端。异步置位端异步复位端应当在CLK=0的状态下进

4、行置位或复位二、动作特点只有当CLK变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。在CLK=1的全部时间里S和R的变化都将引起触发器输出端状态的变化。在CLK回到0以后，触发器保存的是CLK回到0以前瞬间的状态。如果CLK=1期间内输入信号多次发生变化，则触发器的状态也会发生多次翻转，这降低了电路的抗干扰能力。例 已知电平触发SR触发器的输入波形如图所示，画出 Q和Q端的电压波形。假定触发器的初始状态为Q=0。D型锁存器0100110101010011001111D型锁存器的特性表控制端数据输入端当CLK = 1时输出端状态随输入端的状态而改变。当CLK

5、= 0时输出状态保持不变。在CMOS电路中，经常利用CMOS传输门组成电平触发D触发器。利用CMOS传输门组成的电平触发D触发器因为在CLK的有效电平期间输出状态始终跟随输入状态变化，输出与输入的状态相同，所以又将这个电路称为“透明的D型锁存器”。例 若用CMOS传输门组成的电平触发D触发器的CLK和输入端D的电压波形如图中所给出，画出Q和Q端的电压波形。假定触发器的初始状态为Q=05.4 脉冲触发的触发器一、电路结构与工作原理为了提高可靠性，要求每个CLK周期输出状态只能改变1次1. 主从SR触发器CLK=1时，主触发器根据S、R的状态翻转， 从触发器保持原来的状态不变。CLK从1返回0时，

6、主触发器状态在CLK=0期间不再改变，从触发器按照与主触发器相同的状态翻转。XXXX0000001110011011010001101101*1111*在CLK的一个变化周期中触发器的状态只可能改变一次，克服了同步触发器CLK=1期间输出状态可能多次翻转的问题。输出状态的变化发生在CLK信号的下降沿CLK=1期间，输入信号仍需遵守约束条件 SR = 0。2. 主从JK触发器CLKJ KQQ* 0 00 01 01 00 10 11 11 101010101Q01110010主从JK触发器特性表在有些集成电路触发器产品中，输入端J和 K不只一个。在这种情况下， J1和 J2 、 K1和 K2是与

7、的逻辑关系 。电路结构逻辑符号例在主从JK触发器电路中，若CLK、J、K的波形如图所示，试画出Q、 Q端对应的电压波形。假定触发器的初始状态为Q=0。二、脉冲触发方式的动作特点触发器的翻转分两步动作。第一步，在CLK=1期间主触发器接收输入端的信号，被置成相应的状态，而从触发器不动；第二步，CLK下降沿到来时从触发器按照主触发器状态翻转，所以Q、Q状态的变化发生在CLK的下降沿（若CLK以低电平为有效信号，则Q、Q状态的变化发生在CLK的上升沿）。2. 因为主触发器本身是一个电平触发SR触发器，所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。由于存在这样两个动作特点，在使用主从结

8、构触发器时经常会遇到这样一种情况，就是在CLK=1期间输入信号发生过变化以后，CLK下降沿到达时从触发器的状态不一定能按此时刻输入信号的状态来确定，而必须考虑整个CLK=1期间里输入信号的变化过程才能确定触发器的状态。下图所示为主从SR触发器遇到的这种情况：CLK下降沿到达时如果按此时S=0，R=0考虑，Q应该保持。但实际Q变为1。对于主从JK触发器也有类似的问题，即CLK=1的全部时间里主触发器都可以接收输入信号。而且，由于输出接回到了输入门上，所以在Q=0时主触发器只能接受置1输入信号，在Q=1时主触发器只能接受置0输入信号。其结果就是在CLK=1期间主触发器只有可能翻转一次，一旦翻转了就

9、不会翻回原来的状态。按输入信号应保持按输入信号应置0Qm一次翻转使用注意事项：只在CLK=1的全部时间里输入状态始终未变的条件下，用CLK下降沿到达时输入的状态决定触发器的次态才肯定是对的。否则必须考虑CLK=1期间输入状态的全部变化过程，才能确定CLK下降沿到达时触发器的次态。5.5 边沿触发的触发器为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLK信号的下降沿（或上升沿）到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。为实现这一设想，人们相继研制成了各种边沿触发的触发器电路。目前已用于数字集成电路产品中的边沿触发器电路有用两个电平触发D触

10、发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等几种较为常见的电路结构形式。上升沿触发的D触发器特性表及逻辑符号下降沿触发的D触发器逻辑符号带异步置位、复位端和多输入端的D触发器下降沿触发的JK触发器特性表及逻辑符号边沿触发方式的动作特点：触发器的次态仅取决于时钟信号的上升沿（也称为正边沿）或下降沿（也称为负边沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。这一特点有效地提高了触发器的抗干扰能力，因而也提高了工作可靠性。例在上升沿触发的D触发器电路中，若D端和CLK的电压波形如图所示，试画出Q端的电压波形。假定触发器的初始状态为Q

11、 =0。例在下降沿触发的JK触发器电路中，若J、K端和CLK的电压波形如图所示，试画出Q端的电压波形。假定触发器的初始状态为Q =0。5.6 触发器的逻辑功能及其描述方法5.6.1 触发器按逻辑功能的分类一、 SR触发器凡在时钟信号作用下，具有如下功能的触发器称为SR触发器0000001110011011010001101101*1111*SR触发器的特性表（约束条件）特性方程状态转换图二、JK触发器00000011100110110100011011011110JK触发器的特性表特性方程状态转换图三、T触发器000011101110T触发器的特性表特性方程T触发器的状态转换图逻辑符号T=0时

12、保持T=1时翻转四、D触发器000010101111D触发器的特性表特性方程D触发器的状态转换图五、 触发器特性方程来一个脉冲翻转一次触发器可由T触发器、JK触发器、D触发器实现将JK、SR、T三种类型触发器的特性表比较一下可看出，其中JK触发器的逻辑功能最强，它包含了SR触发器和T触发器的所有逻辑功能。因此在需要使用SR触发器和T触发器的场合完全可以用JK触发器来取代。例如，在需要SR触发器时，只要将JK触发器的J、K端当作S、R端使用，就可以实现SR触发器的功能。目前生产的触发器定型产品中只有JK触发器和D触发器两大类。JK触发器实现SR触发器JK触发器实现T触发器思考：如何将JK触发器转

13、换为D触发器？特性方程：对比两式得：5.6.2 触发器的电路结构和逻辑功能、触发方式的关系一、电路结构和逻辑功能触发器的逻辑功能和电路结构形式是两个不同的概念，触发器的电路结构和逻辑功能之间不存在固定的对应关系。同一种逻辑功能的触发器可以用不同的电路结构实现，同一种电路结构形式可以做成不同逻辑功能的触发器。同样是主从结构电路，既可以做成SR触发器，也可以做成JK触发器。 同样是SR触发器可以用不同的电路结构实现。二、电路结构和触发方式因为电路的触发方式是由电路的结构形式决定的，所以电路结构形式与触发方式之间有固定的对应关系。凡是采用同步SR结构的触发器，无论其逻辑功能如何，一定是电平触发方式；凡是采用主从SR结构的触发器，无论其逻辑功能如何，一定是脉冲触发方式；凡是采用两个电平触发D触发器结构、维持阻塞结构或者利用门电路传输延迟时间结构组