《数字电路与逻辑设计》第5章-(1)

1、第五章 触发器5.1 概述 图 5.1.1触发器的框图 F一个或多个输入QQ 触发器是构成时序逻辑电路的基本单元电路。它是一种具有记忆功能，能储存1位二进制信息的逻辑电路。 Flip - Flop，简写为 FF，又称双稳态触发器。1一、触发器的特点： （1）具有两种不同的稳定状态：“0”或“1”。（2）去掉输入信号后，触发器的状态能长期保存。 即具有记忆功能。（3）在新的信号作用下，一种稳定状态能翻转到另一种稳定状态即具有翻转功能。 2二、触发器的分类 1.按是否受控于时钟脉冲(CP Clock Pulse ) 异步触发器 同步触发器钟控电位触发器主从触发器边沿触发器2. 按实现的逻辑功能 S

2、RFF，DFF，JKFF，TFF，TFF35.2 基本 SR 触发器(SDRDFF) 一、由与非门组成的基本 SR触发器 1. 电路结构及逻辑符号QQSDRDG1G2QQSDRDSRSDRDQQQ = 1，Q = 0 时，称为触发器的 1 状态，记为 Q = 1；Q = 0，Q = 1 时，称为触发器的 0 状态，记为 Q = 0。 RDSD直接置0端，也称复位端 R 。即 Reset 直接置1端，也称置位端 S。即 Set Basic Flip - Flop 信号输入端互补输出端，正常工作时，它们的输出状态相反。 低电平有效 4QQSDRDG1G211011000SDRD 功 能 说 明输

3、入QQ输 出2. 工作原理及逻辑功能 0111 10触发器被置 0 触发器置 01052. 工作原理及逻辑功能 QQSDRDG1G211011000SDRD功 能 说 明输 入QQ输 出1001 11触发器被置 1 触发器置 010 触发器置 10162. 工作原理及逻辑功能 QQSDRDG1G211011000SDRD 功 能 说 明输 入QQ输 出11 触发器置 010 触发器置 101 触发器保持原状态不变不 变&G1 门输出G2 门输出72. 工作原理及逻辑功能 QQSDRDG1G2 输出状态不定(禁用)不 定11011000SDRD功 能 说 明输 入QQ输 出 触发器置 010 触

4、发器置 101 触发器保持原状态不变不 变0011输出既非 0 状态，也非 1 状态。当 RD 和 SD 同时由 0 变 1 时，输出状态可能为 0，也可能为 1，即输出状态不定。因此，这种情况禁用。83. 逻辑功能的表示方法 次态 现态 指触发器在输入信号变化前的状态，也称当前状态。用 Qn 表示。 指触发器在输入信号变化后的状态，也称下一状态。用 Qn+1 表示。 9(1)状态转移表 将触发器的次态Qn+1与现态Qn，以及输入信号之间的逻辑关系用表格的形式表示出来，称为状态转移表。SD RDQnQn+1功能0 00不允许0 010 101Qn+11置“1”0 1111 000Qn+10置“

5、0”1 0101 100Qn+1Qn保持1 111RD SDQn+10 01 010 101 1Qn（2）功能表记忆！SD RDQnQn+1功能0 000 010 100 111 001 011 101 1110Qn+1 = SD + RDQn SD + RD = 1 (约束条件)次态方程的卡诺图 010011次态方程为：(3)次态方程SD RDQnQn+1功能0 00不允许0 010 101Qn+11置“1”0 1111 000Qn+10置“0”1 0101 100Qn+1Qn保持1 111 1010110100SDRDQn11表 5.2.3 与非门基本触发器的激励表 (4)激励表12 描述

6、触发器的状态转换关系及转换条件的图形称为状态转移图。可以由激励表得到：01（5）状态转移图（状态图）SD=1 RD=SD=RD=1SD=1, RD=0SD=0, RD=1圆圈表状态箭头表转移方向标注表转移条件13QQSDRD图 5.2.4 与非门基本触发器的波形图 （6）波形图 工作波形图又称为时序图，是描述触发器的输出状态随时间和输入信号变化的规律的图形。145.2.2 由或非门组成的基本SRFF一、电路及符号QQRSRDSD二、工作原理“保持”“置 0”“置 1”“不允许”若高电平同时撤消，则状态不定。G2QG1RDSDQ1115SD RDQ n+10 00 11 01 1SDRDQQ三、

7、转移表和次态方程SD RDQ n+10 00 11 01 1Q n保持置 0置 1不许01不用Q n+1= SD + RDQ n约束条件四、基本SR触发器主要特点1. 优点：结构简单，具有置 0、置 1、保持功能。2. 问题：输入电平直接控制输出状态，使用不便，抗干扰能力差；R、S 之间有约束。G2QG1RDSDQ11波形图165.3 钟控电位触发器 实际工作中，触发器的工作状态不仅要由触发输入信号决定，而且要求按照一定的节拍工作。为此，需要增加一个时钟控制端 CP。 CP 即 Clock Pulse，它是一串周期和脉宽一定的矩形脉冲。 具有时钟脉冲控制的触发器称为钟控触发器。 属于同步触发器

8、，而基本 SR 触发器称异步触发器。 17QQG1G2SRG3G4CPQ3Q45.3.1 钟控SR 触发器 钟控原理 CP = 0 时，G3、G4被封锁，输入信号S 、R不起作用。基本 SR触发器的输入均为 1，触发器状态保持不变。 CP = 1 时，G3、G4解除封锁，将输入信号 R 和 S 取非后送至基本SR触发器的输入端。 0111SDRD1. 电路结构与钟控原理 1819图 5.3.1 钟控SRFFRD=RCPSD=SCPCP=0, RD=SD=1，保持原态。CP=1, RD=R, SD=SQn+1=S+RQnSR=0QQG1G2SRG3G4CPQ3Q42. 逻辑功能 （1）次态方程

9、SDRD20（2）功能表 （3）激励表21(3)波形图 225.3.2 钟控 D 触发器 1. 电路结构、逻辑符号和逻辑功能 DQQ1S1RC1CPQQ1DDC1CPS=D, R=DQn+1=S+RQnSR=0=D+DQn=D始终满足23CPDQn+1说明0Qn不变10101置0置1钟控 D 触发器功能表 称为 D 功能特点：Qn+1 跟随 D 信号次态方程Qn+1 = D无约束2. D 触发器的次态方程、功能表、激励表和状态转换图 240 00 11 01 1D Qn Qn+1D 触发器激励表 0 00 11 01 10011 Qn+1 在 D = 0 时就为 0，与 Qn 无关。0 00 11 01 10 1D = 1D = 0D = 0D = 1 Qn+1 在 D = 1 时就为 1，与 Qn 无关。同步D触发器状态转换图 25解：例 试对应输入波形画出下图中 Q 端波形(设触发器初始状态为 0)。QQ1DDC1CPDCPQCP = 1，同步 D 触发器次态跟随 D 信号 同步触发器在 C