VerilogHDL数字设计与综合(第二版)第十章课后习题答案

1、10.6习题1在下列电路中用到了哪种类型的延迟模型？给模块Y写Verilog描述。Youtmnpq答：用到了分布延迟。Verilog描述如下:moduleY(out,m,n,p,q);outputout;inputm,n,p,q;wiree,f;or#11a1(e,m,n);and#8a2(f,p,q);or#4a3(out,e,f);endmodule2.在模块中用最大延迟把电路转换成集总延迟模型。用集总延迟模型重写模块Y的Verilog描述。答：代码如下：moduleY(out,m,n,p,q);outputout;inputm,n,p,q;wiree,f;ora1(e,m,n);anda

2、2(f,p,q);or#15a3(out,e,f);endmodule3计算习题1中的电路的每条输入到输出路径的延迟。使用路径延迟模型写Verilog描述。使用specify块。 #VerilogHDL数字设计与综合（第二版）第10章时序和延迟 答：代码如下：moduleY(out,m,n,p,q);outputout;inputm,n,p,q;wiree,f;specify(m=out)=15;(n=out)=15;(p=out)=12;(q=out)=12;endspecifyora1(e,m,n);anda2(f,p,q);ora3(out,e,f);endmodule4.考虑下图所示的

3、负边沿触发的异步复位D触发器。写模块D_FF的Verilog描述，只给出输入/输出端口和路径延迟说明。使用并行连接描述路径延迟。 VerilogHDL数字设计与综合（第二版）第10章时序和延迟 clockD_FFqbardq路径延迟d-q5d-qbar5clock-q6clocd-qbar7reset-q2reset-qbar3答：代码如下moduleD_FF(q,qbar,d,clock,reset);outputq,qbar;inputd,clock,reset;regq,qbar;/bittobitspecifyTOC o 1-5 h z(d=q)=5;(clock=q)=6;(rese

4、t=q)=2;(d=qbar)=5;(clock=qbar)=7;(reset=qbar)=3;endspecifyendmodule5假设所有路径延迟是5个单位时间，修改习题4中的D触发器。使用q和qbar的全连接来描述路径延迟。答：moduleD_FF(q,qbar,d,clock,reset);outputq,qbar;inputd,clock,reset;regq,qbar;/fullconnectionspecify(d,clock,reset*q)=5;(d,clock,reset*qbar)=5;endspecifyendmodule6假设所有路径延迟定义都使用6个延迟参数的形式

5、，所有路径延迟相等。在specify块中，定义参数t_01=4,t_10=5，t_Oz=7，t_zl=2，t_lz=3，t_zO=8。使用习题4中的D触发器,以全连接的方式给所有路径写6个延迟参数的说明。答：代码如下：moduleD_FF(q,qbar,d,clock,reset);outputq,qbar;inputd,clock,reset;regq,qbar;specifyspecparamt_01=4,t_10=5,t_0z=7;specparamt_z1=2,t_1z=3,t_z0=8;(d,clock,reset*q)=(t_01,t_10,t_0z,t_z1,t_1z,t_z0)

6、;(d,clock,reset*qbar)=(t_01,t_10,t_0z,t_z1,t_1z,t_z0);endspecifyendmodule7在习题4中，如果延迟值对d值有如下依赖关系，修改D触发器延迟说明。如果d=1bO,那么，clockq=5,否则，clock一q=6如果d=1bO,那么，clockqbar=4,否则,clock一qbar=7所有其他延迟是5个单位时间。答：代码如下：moduleD_FF(q,qbar,d,clock,reset);outputq,qbar;inputd,clock,reset;regq,qbar;specify(d=q)=5;(reset=q)=5;

7、(d=qbar)=5;(reset=qbar)=5;if(d)(clock=q)=6;if(d)(clock=q)=5; VerilogHDL数字设计与综合(第二版) #VerilogHDL数字设计与综合(第二版)if(d)(clock=qbar)=7;if(d)(clock=qbar)=4;endspecifyendmodule8对于习题7中的D触发器，在specify块中给它加上下列时序检查内容：d相对于clock的最小建立时间是8。d相对于clock的最小保持时间是4。reset信号高有效。reset脉冲的最小宽度是42。答：在第7题的代码中添加如下代码，注意题目中要求负沿触发：specify$setup(d,negedgeclock,8);$hold(negedgeclock,d,4);$width(posedgeclock,42);endspecify9描述什么是延迟反标注。为延迟反标注画流程图。答：简单来说，在前端的设计中，我们在设计模块的过程中不能考虑电路在实际布局布线过程中带来的时序影响。而且在综合的过程当中，类似于a=#101之类的句子，语句中的延迟部分是被忽略的。所以，在综合之后，电路与之前设计的模块会有很大不