基于FPGA的数字调制系统设计说明

1、 PAGE48 / NUMPAGES53摘 要在科学技术迅速发展尤其是在通信领域以与电子信息方面的发展更为突出的今天，设计者需要一个高速通用硬件平台来实现并验证自己的通信系统和相关算法。FPGA(现场可编程门阵列)作为一种大规模可编程逻辑器件，体系结构和逻辑单元灵活、集成度高、适用围宽，并且设计开发周期短、设计制造成本低、开发工具先进并可实时在线检验，广泛应用于产品的原型设计和产品生产。与传统的DSP(数字信号处理器)或GPP(通用处理器)相比，FPGA在某些信号处理任务中表现出非常强的性能，具有高吞吐率、架构和算法灵活、并行计算、分配存储以与动态配置等优势，因此非常适合用于设计验证高速通信系

2、统的基带处理部分。基于FPGA的通信系统基带设计验证平台采用大容量、高性能的FPGA器件，为通信系统的基带设计提供了一个有效的硬件实现平台。基于FPGA的实现和验证与计算机仿真相结合，将大大加速通信系统基带部分的快速原型设计，极方便了对实时性和运算量有较高要求的各类算法的验证。本论文实现了一种基于FPGA的数字信号调制系统的实现方案，由曼彻斯特编码加密后通过频移键控(FSK)数字调制，在QuartusII软件上进行了逻辑编译，以与代码时序仿真，进而验证系统的可行性与可靠性。关键词：现场可编程门阵列 ，频移键控调制，曼彻斯特编码AbstractIn science and technology

3、are developing rapidly especially in communication field and the development of electronic information more prominent today, designers need a high-speed general hardware platform to realize and verify their communication system and related algorithm. The FPGA (field programmable gates array) as a la

4、rge-scale programmable logic devices, the system structure and logic unit, flexible, integration, and wide application scope of short development cycle, design and manufacture of low cost, development tools and on-line inspection can be advanced, the product is widely applied in the prototype design

5、 and production.And the tradition of DSP (digital signal processor) or GPP (gm), FPGA processor in some signal processing tasks shows very strong performance, high throughput, architecture and algorithm, parallel computing and storage and distribution of the dynamic configuration advantages, therefo

6、re is very suitable for high-speed communication system design verification processing parts. BasebandThe communications system based on FPGA baseband design verification platform using the large capacity and high performance FPGA device for communication system, the baseband design provides an effe

7、ctive realization of hardware platform. Based on FPGA and validation and computer simulation combining communication system will be greatly accelerated, rapid prototyping design part baseband, great place for real-time computation and show the algorithm has higher requirement of the validation.This

8、paper based on FPGA realizing the digital signal modulation system implementation scheme by Manchester coding encrypted,by FSK digital modulation, and in the QuartusII software on the logical compiled,and reliability of the verification system.Key words：FPGA ，FSK，Manchester coding目 录 TOC o 1-2 h z u

9、 HYPERLINK l _Toc263360102摘要 PAGEREF _Toc263360102 h IHYPERLINK l _Toc263360103Abstract PAGEREF _Toc263360103 h IIHYPERLINK l _Toc2633601041 绪论 PAGEREF _Toc263360104 h 1HYPERLINK l _Toc2633601051.1课题背景 PAGEREF _Toc263360105 h 1HYPERLINK l _Toc2633601061.2研究现状 PAGEREF _Toc263360106 h 1HYPERLINK l _To

10、c2633601071.3课题研究的目的和意义2HYPERLINK l _Toc2633601092硬件平台概述3HYPERLINK l _Toc2633601102.1FPGA简介3HYPERLINK l _Toc2633601112.2FPGA系统设计流程9HYPERLINK l _Toc2633601122.3 Quartus简介10HYPERLINK l _Toc2633601143系统算法介绍 PAGEREF _Toc263360114 h 14HYPERLINK l _Toc2633601153.1曼彻斯特编码简介 PAGEREF _Toc263360115 h 14HYPERLI

11、NK l _Toc2633601163.2曼彻斯特编码的原理 PAGEREF _Toc263360116 h 14HYPERLINK l _Toc2633601203.3数字调制技术概述15HYPERLINK l _Toc2633601223.4FSK调制原理以与其特点16HYPERLINK l _Toc2633601194系统方案设计20HYPERLINK l _Toc2633601204.1 VHDL硬件描述语言20HYPERLINK l _Toc2633601204.2功能模块介绍21HYPERLINK l _Toc2633601195总结与展望28HYPERLINK l _Toc263

12、3601205.1总结28HYPERLINK l _Toc2633601205.2展望28HYPERLINK l _Toc263360127致 PAGEREF _Toc263360127 h 30HYPERLINK l _Toc263360127参考文献 PAGEREF _Toc263360127 h 31附 录1：HYPERLINK l _Toc263360128英文文献 PAGEREF _Toc263360128 h 32附 录2：HYPERLINK l _Toc263360129中文文献40附 录3：HYPERLINK l _Toc263360130设计总图471 绪 论1.1 课题背景

13、从1837年莫尔斯发明电报算起，一个世纪以来，通信的发展大致经历了三大阶段：以1837年发明电报（莫尔斯电码）为标志的通信初级阶段；以1948年香农提出的信息论开始的近代通信阶段；以20世纪70年代出现的光纤通信为代表的和以综合业务数字网迅速崛起为标志的现代通信阶段。光纤通信技术、卫星通信技术和移动通信技术成为现代通信技术的三大主要发展方向。专用集成电路（ASIC）即特定的电子电路和系统（包括模拟、数字与数模混合电路）的设计与制造，在发达国家已经完成了由传统模式向现代化设计模式的转变，即完成了向电子线路与系统功能设计的转变。通过软件开发工具完成硬件电路的设计，近年来在国也已经逐渐开展起来，并引

14、进了一些国外的先进设计技术在各种新型电子设备和采用电子线路的设备中广泛使用。其中，由于“现场可编程门阵列”（FPGA）设计灵活、速度快，在数字专用集成电路的设计中得到更为广泛的使用。复杂可编程逻辑器件（CPLD）/现场可编程门阵列（FPGA）器件集成度高、体积小，具有通过用户编程实现专门应用的功能。它允许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直到达到预期的结果。使用CPLD/FPGA器件可以大大缩短系统的研制周期，减少资金投入。更吸引人的是，采用CPLD/FPGA器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗，提高了可靠性，同时还可以很方便地对设计进

15、行在线修改。它成为研制开发的理想器件之一，特别适合与产品的样机开发和小批量生产，因此有时人们也把FPGA称为可编程的ASIC。1.2 研究现状1985年， Xilinx 公司推出的全球第一款 FPGA 产品XC2064怎么看都像是一只“丑小鸭”采用2m工艺，包含64个逻辑模块和85000个晶体管，门数量不超过1000个。22年后的2007年， FPGA 业界双雄Xilinx和Altera公司纷纷推出了采用最新65nm工艺的 FPGA 产品，其门数量已经达到千万级，晶体管个数更是超过10亿个。一路走来， FPGA 在不断地紧跟并推动着半导体工艺的进步2001年采用150nm工艺、2002年采用1

16、30nm工艺，2003年采用90nm工艺，2006年采用65nm工艺。FPGA 对半导体产业最大的贡献莫过于创立了无生产线(Fabless)模式。如今采用这种模式司空见惯，但是在20多年前，制造厂被认为是半导体芯片企业必须认真考虑的主要竞争优势。然而，基于过去制造厂直接、清晰的业务模式， Xilinx 创始人之一BernieVonderschmitt成功地使日本精工公司(Seiko)确信利用该公司的制造设施来生产Xilinx公司设计的芯片对双方都是有利的，于是，无生产线模式诞生了。未来，相信 FPGA 还将在更多方面改变半导体产业！1.3 课题研究的目的和意义FPGA即现场可编程门阵列，它是在

17、PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物，它是作为专用集成电路领域中的一种半定制电路而出现的。它主要解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA的使用非常灵活，同一片FPGA通过不同的编程数据可以产生不同的电路功能。FPGA在通信、数据处理、网络、仪器、工业控制、军事和航空航天等众多领域得到了广泛应用。随着功耗和成本的进一步降低，FPGA还将进入更多的应用领域。2硬件平台概述2.1 FPGA简介目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的

18、技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门 HYPERLINK :/baike.baidu /view/134362.htm t _blank 电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如 HYPERLINK :/baike.baidu /view/71792.htm t _blank 触发器（Flipflop）或者其他更加完整的记忆块。 HYPERLINK :/baike.baidu /view/2825452.htm t _blank 系统设计师可以根据需要通过可编辑的连接把

19、FPGA部的逻辑块连接起来，就好像一个电路试验板被放在了一个 HYPERLINK :/baike.baidu /view/26651.htm t _blank 芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。FPGA一般来说比ASIC（专用 HYPERLINK :/baike.baidu /view/2827837.htm t _blank 集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为

20、这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂 HYPERLINK :/baike.baidu /view/333155.htm t _blank 可编程逻辑器件备）。FPGA的芯片结构与工作原理FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和部连线（Interconnect）三个部分。每个模块的功能如下：1 可编程输入

21、输出单元（IOB）可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求，其示意结构如图2-1所示。 FPGA的I/O按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。目前，I/O口的频率也越来越高，一些高端的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。图2-1 典型的IOB部结构示意图外部输入信号可以通过IOB模块的存储单元输入到FPGA的部，也可以直接输入FPGA 部。当外部输入信号经过IOB模块的存储单元输入到

22、FPGA部时，其保持时间（Hold Time）的要求可以降低，通常默认为0。为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有 一种VCCO，但不同bank的VCCO可以不同。只有一样电气标准的端口才能连接在一起，VCCO电压一样是接口标准的基本条件。2 可配置逻辑块（CLB）CLB是FPGA的基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些 选型电路（多路复用器等）和触发器组成。 开关矩阵是高度灵活的，可以对其进行配置以便处

23、理组合逻辑、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多个（一般为4个或2个）一样的Slice和附加逻辑构成，如图2-2所示。每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。图2-2 典型的CLB结构示意图Slice是Xilinx公司定义的基本逻辑单位，其部结构如图2-3所示，一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。算术逻辑包括一个异或门（XORG）和一个专用与门（MULTAND），一个异或门可以使一个Slice实现 2bit全加操作，专用与门用于提高乘法器的效率；进位逻辑由专用进位信号和函

24、数复用器（MUXC）组成，用于实现快速的算术加减法操作；4输入函数发生 器用于实现4输入LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Slice中的两个输入函数为6输入，可以实现6输入LUT或 64比特移位寄存器）；进位逻辑包括两条快速进位链，用于提高CLB模块的处理速度。图2-3 典型的4输入Slice结构示意图3 数字时钟管理模块（DCM）业大多数FPGA均提供数字时钟管理（Xilinx的全部FPGA均具有这种特性）。Xilinx推出最先进的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。4 嵌入式块RAM（

25、BRAM）大多数FPGA都具有嵌的块RAM，这大大拓展了FPGA的应用围和灵活性。块RAM可被配置为单端口RAM、双端口RAM、容地址存储器 （CAM）以与FIFO等常用存储结构。RAM、FIFO是比较普与的概念，在此就不冗述。CAM存储器在其部的每个存储单元中都有一个比较逻辑，写入 CAM中的数据会和部的每一个数据进行比较，并返回与端口数据一样的所有数据的地址，因而在路由的地址交换器中有广泛的应用。除了块RAM，还可以将 FPGA中的LUT灵活地配置成RAM、ROM。现场可变成门阵列（Field-programmable gate array, FPGA）填补了数和FIFO等结构。在实际应用

26、中，芯片部块RAM的数量也是选择芯片的一个重要因素。单片块RAM的容量为18k比特，即位宽为18比特、深度为1024，可以根据需要改变其位宽和深度，但要满足两个原则：首先，修改后的容量（位宽 深度）不能大于18k比特；其次，位宽最大不能超过36比特。当然，可以将多片块RAM级联起来形成更大的RAM，此时只受限于芯片块RAM的数量，而不再受上面两条原则约束。5 丰富的布线资源布线资源连通FPGA部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA芯片部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为4类不同的类别。第一类是全局布线资源，用于芯片部全局时

27、钟和全局复位/置位的布线；第二类是长线资源，用以完成芯片 Bank间的高速信号和第二全局时钟信号的布线；第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线；第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。在实际中设计者不需要直接选择布线资源，布局布线器可自动地根据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个模块单元。从本质上讲，布线资源的使用方法和设计的结果有密切、直接的关系。6 底层嵌功能单元嵌功能模块主要指DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、DSP和CPU等软处理核（SoftCore）。现在越来越丰富的嵌功

28、能单元，使得单片FPGA成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向SOC平台过渡。DLL和PLL具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以与占空比调整和移相等功能。Xilinx公司生产的芯片上集成了 DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同时集成了PLL和DLL。PLL 和DLL可以通过IP核生成的工具方便地进行管理和配置。7. 嵌专用硬核嵌专用硬核是相对底层嵌入的软核而言的，指FPGA处理能力强大的硬核（Hard Core），等效于ASIC电路。为了提高FPGA性能，芯片生产商在芯片部集成了一些专用的硬核。例如：为了提高

29、FPGA的乘法速度，主流的FPGA 中都集成了专用乘法器；为了适用通信总线与接口标准，很多高端的FPGA部都集成了串并收发器（SERDES），可以达到数十Gbps的收发速度。Xilinx公司的高端产品不仅集成了Power PC系列CPU，还嵌了DSP Core模块，其相应的系统级设计工具是EDK和Platform Studio，并依此提出了片上系统（System on Chip）的概念。通过PowerPC、Miroblaze、Picoblaze等平台，能够开发标准的DSP处理器与其相关应用，达到SOC的开发目的。2.1.2 FPGA的作用现场可编程门阵列（Field-programmable

30、gate array, FPGA）填补了数字系统设计的空白，是对微处理器的补充。尽管微处理器能用于许多场合，但是它们依靠软件才能实现其功能，因此比起定制芯片，它们一般运行速度比较慢而且功耗大。同样地，FPGA也不是定制芯片，因此，它们无法像那些为某一应用而设计的定制芯片那么擅长完成特定功能。FPGA一般也比定制逻辑芯片的运行速度慢而且功耗大，同时相对较贵；所以人们认为定制芯片更便宜。然而，由于它们是标准器件，因而能够弥补定制芯片的一些不足。从完成设计到取得一个可工作的芯片之间不用等待，可以把程序写入FPGA并立即进行测试。FPGA是一种出色的制作样机工具。当在最终设计中用到FPGA时，可以更简

31、单、更容易地完成从样机到产品的飞跃。同种类型的FPGA可以用于不同类型的设计中，以降低库存费用。它们大多数时候用作胶合逻辑（glue logic）即将系统的主要元件连接在一起的逻辑。通常用于样机设计，因为它们是可编程的，并且可以在几分钟嵌入电路板中。但是通常不用它们来做最后的产品。可编程逻辑器件在使用它的系统常并不是主要器件。随着数字系统越来越复杂，更高密度的可编程逻辑需求越来越多，PLD器件的两级逻辑结构的局限性也越来越明显。两级逻辑结构对相对较小的逻辑功能是非常有用的，但随着集成度的提高，两级逻辑结构的效率降低。FPGA通过使用任意深度的多级结构提供可编程逻辑，使用可编程的逻辑单元和可编程

32、的互联结构来建立多级逻辑功能。一般认为是Ross Freeman研制了FPGA。他的FPGA包括可编程逻辑器件和一个可编程的互联结构，通过SRAM而不是反熔丝方式编程。这样可以按照标准VLSI加工流程生产FPGA，节省资金并提供更多的加工选择。同时也能对电路中的FPGA进行重新编程；在FLASH闪存没有广泛使用前，这是一个特别吸引人的特征。Xilinx和Altera公司早期都销售基于SRAM的FPGA。Actel公司则研制了另一种反熔丝结构的FPGA。这中结构无法现场重编程，在无需重新配置的情况下这是一种优点。Actel公司的FPGA在连线通路上使用多取向的逻辑结构组织。多年以来，FPGA主要

33、是胶合逻辑和样机设计的工具。今天，它们被用于各种各样的数字系统：高速电信设备的组成部分；家庭个人视频录像机（PVR）的视频加速器。FPGA已经成为数字系统实现的主流器件。2.1.3FPGA的基本特点1）采用FPGA设计ASIC电路( HYPERLINK :/baike.baidu /view/380272.htm t _blank 专用集成电路)，用户不需要投片生产，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC电路的中试样片。3）FPGA部有丰富的触发器和IO引脚。4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。5) FPGA采用高速CHMOS工艺

34、，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA是由存放在片RAM中的程序来设置其工作状态的，因此，工作时需要对片的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片编程RAM中，配置完成后，FPGA HYPERLINK :/baike.baidu /view/1355461.htm t _blank 进入工作状态。掉电后，FPGA恢复成白片，部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA HYPERLINK :/baike.baidu

35、 /view/1164883.htm t _blank 编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。2.2 FPGA系统设计流程一般说来，一个比较大的完整的项目应该采用层次化的描述方法：分为几个较大的模块，定义好各功能模块之间的接口，然后各个模块再细分去具体实现，这就是TOP DOWN（自顶向下）的设计方法。目前这种高层次的设计方法已被广泛采用。高层次设计只是定义系统的行为特征，可以不涉与实现工艺，因此还可以在厂家综合库的支持下，利用综合优化工

36、具将高层次描述转换成针对某种工艺优化的网络表，使工艺转化变得轻而易举。CPLD/FPGA系统设计的工作流程如图2-4所示。系统划分编译器代码级功能仿真综合器适配前时序仿真适配器CPLD/FPGA实现适配后仿真模型适配后时序仿真适配报告ASIC实现VHDL代码或图形方式输入仿真综合库器件编程文件图2-4 CPLD/FPGA系统设计流程流程说明：1.工程师按照“自顶向下”的设计方法进行系统划分。2.输入VHDL代码，这是设计中最为普遍的输入方式。此外，还可以采用图形输入方式（框图、状态图等），这种输入方式具有直观、容易理解的优点。3.将以上的设计输入编译成标准的VHDL文件。4.进行代码级的功能仿

37、真，主要是检验系统功能设计的正确性。这一步骤适用于大型设计，因为对于大型设计来说，在综合前对源代码仿真，就可以大大减少设计重复的次数和时间。一般情况下，这一仿真步骤可略去。5.利用综合器对VHDL源代码进行综合优化处理，生成门级描述的网络表文件，这是将高层次描述转化为硬件电路的关键步骤。综合优化是针对ASIC芯片供应商的某一产品系列进行的，所以综合的过程要在相应的厂家综合库的支持下才能完成。6.利用产生的网络表文件进行适配前的时序仿真，仿真过程不涉与具体器件的硬件特性，是较为粗略的。一般的设计，也可略去这一步骤。7.利用适配器将综合后的网络表文件针对某一具体的目标器件进行逻辑映射操作，包括底层

38、器件配置、逻辑分割、逻辑优化和布局布线。8.在适配完成后，产生多项设计结果：（a）适配报告，包括芯片部资源利用情况，设计的布尔方程描述情况等；（b）适配后的仿真模型；（c）器件编程文件。根据适配后的仿真模型，可以进行适配后时序仿真，因为已经得到器件的实际硬件特性（如时延特性），所以仿真结果能比较精确的预期未来芯片的实际性能。如果仿真结果达不到设计要求，就修改VHDL源代码或选择不同速度和品质的器件，直至满足设计要求。最后将适配器产生的器件编程文件通过编程器或下载电缆载入到目标芯片CPLD/FPGA中。2.3 Quartus简介Quartus = 2 * ROMAN * MERGEFORMAT

39、II是Altera公司在21世纪初推出的CPLD/FPGA集成开发环境，它是该公司前一代CPLD/FPGA集成开发环境MAX+PUS= 2 * ROMAN * MERGEFORMAT II的更新换代产品。Quartus= 2 * ROMAN * MERGEFORMAT II提供了一种与结构无关的设计环境，其界面友好，使设计者能方便地进行设计输入、快速处理和器件编程。Quartus= 2 * ROMAN * MERGEFORMAT II提供了完整的多平台设计环境，能满足各种特定设计的需要。Quartus= 2 * ROMAN * MERGEFORMAT II是单片可编程系统设计的综合性环境和SO

40、PC开发的基本设计工具；Quartus= 2 * ROMAN * MERGEFORMAT II与Matlab和DSP Builder结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具。Quartus= 2 * ROMAN * MERGEFORMAT II可以直接利用第三方的综合工具，如Leonardo Spectrum，并能直接调用这些工具。Quartus= 2 * ROMAN * MERGEFORMAT II具备仿真功能，同时也支持第三方的仿真工具，如ModelSim。Quartus= 2 * ROMAN * MERGEFORMAT II包括模块化的编译器。编译

41、器所包含的功能模块有分析/综合器(Analysis&Synthesis)、适配器(Fitter)、装配器(Assembler)、定时分析器(TimingAnalyzer)、设计辅助模块(Design Assistant)、EDA网表文件生成器(EDA Netlist Writer)和编译数据接口(Compiler Database Inerface)等。Quartus= 2 * ROMAN * MERGEFORMAT II在对设计进行处理时可以进行全编译，也可以单独运行其中的某个功能模块。Quartus= 2 * ROMAN * MERGEFORMAT II还包含许多十分有用的参数化的模块库（

42、LPM, Library of Parameterized Modules），它们是复杂或高级系统构建的重要组成部分。Altera提供的LPM函数均基于Altera器件的结构做了优化设计，在设计中合理的调用LPM可以提高效率，改善性能。有些LPM宏功能模块的使用必须依赖于一些Altera特定器件的硬件功能，如各类存储器模块、DSP模块、LVDS驱动器模块、PLL与SERDES和DDIO模块等。Quartus= 2 * ROMAN * MERGEFORMAT II软件加强了网络功能，它具有最新的Internet技术，设计人员可以直接通过Internet获得Altera的技术支持。Altera与业

43、界处于领先地位的EDA工具厂商组成ACCESS联盟，确保了Altera EDA工具与这些支持Altera器件的EDA工具之间顺畅接口。Quartus= 2 * ROMAN * MERGEFORMAT II软件与其他设计工具之间的联系更加紧密，其他工具能够直接调用Quartus= 2 * ROMAN * MERGEFORMAT II工具进行设计编辑，Quartus= 2 * ROMAN * MERGEFORMAT II也能调用其他工具进行综合仿真。Altera致力于提供电路设计人员都非常熟悉的逻辑开发环境。通过EDIF网表文件、SRAM目标文件（.sof）、LPM、Verilog HDL、VHK

44、L与DesignWare）组件来共享信息，MAX+PLUS= 2 * ROMAN * MERGEFORMAT II和Quartus= 2 * ROMAN * MERGEFORMAT II软件可与Cadence、Mentor Graphics、OrCAD、Synopsys、Synplicity、Exemplar Logic与Viewlogic等许多公司提供的多种EDA工具接口。Altera的新一代开发软件Quartus= 2 * ROMAN * MERGEFORMAT II支持器件种类众多，如APEX20K、Cyclone、APEX= 2 * ROMAN * MERGEFORMAT II、Exc

45、alibur、Mercury以与Stratix等新器件系列。Quartus= 2 * ROMAN * MERGEFORMAT II支持多时钟定时分析、LogicLock基于块的设计、SOPC、嵌SignalTap= 2 * ROMAN * MERGEFORMAT II逻辑分析仪、功率估计器等高级工具。Quartus= 2 * ROMAN * MERGEFORMAT II包含有MAX+PLUS= 2 * ROMAN * MERGEFORMAT II的GUI，且易于MAX+PLUS= 2 * ROMAN * MERGEFORMAT II的工程平稳地过渡到Quartus= 2 * ROMAN * M

46、ERGEFORMAT II开发环境。Quartus= 2 * ROMAN * MERGEFORMAT II集成开发环境包括：系统级设计、嵌入式软件开发、可编程逻辑器件设计、综合、布局布线、验证和仿真等容。Quartus= 2 * ROMAN * MERGEFORMAT II软件设计流程如下图所示。图2-5 Quartus= 2 * ROMAN * MERGEFORMAT II软件设计流程图设计输入是将设计者所要设计的电路构思以开发软件要求的形式表达出来。Quartus= 2 * ROMAN * MERGEFORMAT II软件支持模块/原理图输入方式、文本输入方式、Core输入方式和第三方ED

47、A工具输入方式：Quartus= 2 * ROMAN * MERGEFORMAT II软件同时允许用户在需要对器件编译或编程进行必要条件约束的特定环境下，使用分配编辑器（Assignment Editor）设定初始设计的约束条件。综合是将VHDL语言、原理图等设计输入依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，生成门级电路或更底层的电路描述网表文件，供布局布线实现。布局布线也成为适配。利用适配器将逻辑综合生成的网表文件映射到某一具体器件的过程。该过程包括：将设计工程的逻辑和时序要求与器件的可用资源相匹配；将每个逻辑功能分配给最好的逻辑单元位置，进行布局和时序分析；选择相应的

48、互联路径和引脚分配。Quartus= 2 * ROMAN * MERGEFORMAT II软件提供了丰富的布局布线工具，其中很有特色的一种是增量布局布线工具。在设计过程中，设计者所做的更改如果仅仅影响少数节点，则可利用该工具避免运行全编译。因为Quartus= 2 * ROMAN * MERGEFORMAT II的增量布局布线工具将尽量保留以前编译的布局布线结果，并以较快的速度完成新的编译。在布局布线过程中，设计者还会遇到整体设计工程更改管理的情况。该工程更改管理是指在完成全编译之后，设计者使用芯片编辑器查看设计布局布线详细信息，并确定要更改的资源，从而避免了过多地修改设计源文件或Quartu

49、s= 2 * ROMAN * MERGEFORMAT II设置。布局布线完成后，生成可用于时序仿真的仿真文件和可用于编程的编程文件。时序分析允许用户分析设计中所有逻辑的时序性能，并协助引导布局布线满足设计中的时序分析要求。默认情况下，时序分析作为全编译的一部分运行，它观察和报告时序信息。该时序信息包括最大时钟频率、时钟建立时间、时钟保持时间、时钟至输出延时、引脚至引脚延时以与其他时序特性。设计者可以使用时序分析生成的信息分析、调试和验证设计的时序性能。仿真包括功能仿真和时序仿真。功能仿真又称前仿真，是在不考虑器件延时的理想情况下仿真设计项目，以验证其逻辑功能的正确性。时序仿真又称后仿真，是在考

50、虑具体适配器件的各种延时的情况下仿真设计项目，它是接近真实器件运行特性的仿真。器件编程与配置指的是Quartus= 2 * ROMAN * MERGEFORMAT II编译成功后，设计者使用器件编译器将编辑文件下载到实际器件的过程。另外，Quartus= 2 * ROMAN * MERGEFORMAT II软件允许用户在设计流程的每个阶段使用Quartus= 2 * ROMAN * MERGEFORMAT II图形用户界面、EDA工具界面或命令行界面。在整个设计流程中可以使用这些界面中的一个，也可以在不同的设计阶段使用不同的界面。在线校验是对编辑后的CPLD器件加入实际的激励信号进行测试，检查

51、是否可完成预定功能。上述任何一步出错，均需要回到设计输入阶段，改正错误，重新按设计流程进行设计。3系统算法介绍3.1曼彻斯特编码简介曼彻斯特编码（Manchester Encoding），也叫做相位编码(PE)，是一个同步时钟编码技术，被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码被用在以太网媒介系统中。曼彻斯特编码提供一个简单的方式给编码简单的二进制序列而没有长的周期没有转换级别，因而防止 HYPERLINK :/baike.baidu /view/198969.htm t _blank 时钟同步的丢失，或来自低频率位移在贫乏补偿的模拟位错误。在这个技术下，实际上的二进制数据被传输

52、通过这个电缆，不是作为一个序列的逻辑1或0来发送的。相反地，这些位被转换为一个稍微不同的格式，它通过使用直接的二进制编码有很多的优点。3.2曼彻斯特编码的原理曼彻斯特编码分为标准编码方式与差分曼彻斯特编码方式。其中，曼彻斯特编码的每个比特位在时钟周期只占一半，当传输“1”时，在时钟周期的前一半为高电平，后一般为低电平；而传输“0”时正相反。这样，每个时钟周期必有一次跳变，这种跳变就是位同步信号。 曼彻斯特编码的编码规则：在信号位中电平从低到高跳变，表示逻辑0；在信号位中电平从高到低跳变，表示逻辑1。 差分曼彻斯特编码是曼彻斯特编码的改进。它在每个时钟位的中间都有一次跳变，传输的是“1”还是“0

53、”，是在每个时钟位的开始有无跳变来区分的。差分曼彻斯特编码比曼彻斯特编码的变化要少，因此跟适合于传输高速的信息，被广泛用于宽带高速网中。然而，由于每个时钟位都必须有一次变化，所以这两种编码的效率仅可达到50左右。 差分曼彻斯特编码的编码规则：在信号位开始时不改变信号极性，表示逻辑1；在信号位开始时改变信号极性，表示逻辑0。两种曼彻斯特编码是将时钟和数据包含在数据流中，在传输代码信息的同时，也将时钟同步信号一起传输到对方，每位编码中有一次跳变，不存在直流分量，因此具有自同步能力和良好的抗干扰性能。两种编码方式的示意图如下图：图3-1 曼彻斯特编码示意图3.3数字调制技术概述3.3.1数字调制简述

54、基带信号是原始的电信号，一般是指基本的信号HYPERLINK :/ hudong /wiki/ o 波形波形，在数字通信中则指相应的电脉冲。在无线遥测遥控系统和无线电技术中调制就是用基带信号控制高频载波的参数（振幅、频率和相位），使这些参数随基带信号变化。用来控制高频载波参数的基带信号称为调制信号。未调制的高频电振荡称为载波（可以是正弦波，也可以是非正弦波，如方波、脉冲序列等）。被调制信号调制过的高频电振荡称为已调波或已调信号。已调信号通过信道传送到接收端，在接收端经解调后恢复成原始基带信号。解调是调制的反变换，是从已调波中提取调制信号的过程。在无线电通信中常采用双重调制。第一步用数字信号或模

55、拟信号去调制第一个载波(称为副载波）。或在多路通信中用调制技术实现多路复用（频分多路复用和时分多路复用）。第二步用已调副载波或多路复用信号再调制一个公共载波，以便进行无线电传输。第二步调制称为二次调制。用基带信号调制高频载波，在无线电传输中可以减小天线尺寸，并便于远距离传输。应用调制技术，还能提高信号的抗干扰能力。3.3.2 数字调制的分类与特点数字调制是指用数字数据调制模拟信号，主要有三种形式：移幅键控法ASK、移频键控法FSK、移相键控法PSK。幅度键控（ASK）：即按载波的幅度受到数字数据的调制而取不同的值，例如对应二进制0，载波振幅为0；对应二进制1，载波振幅为1。调幅技术实现起来简单

56、，但容易受增益变化的影响，是一种低效的调制技术。在线路上，通常只能达到1200bps的速率。频移键控（FSK）：即按数字数据的值（0或1）调制载波的频率。例如对应二进制0的载波频率为F1，而对应二进制1的载波频率为F2。该技术抗干扰性能好，但占用带宽较大。在线路上，使用FSK可以实现全双工操作，通常可达到1200bps的速率。相移键控（PSK）：即按数字数据的值调制载波相位。例如用180相移表示1，用0相移表示0。这种调制技术抗干扰性能最好，且相位的变化也可以作为定时信息来同步发送机和接收机的时钟，并对传输速率起到加倍的作用。图3-2 数字调制的三种基本形式 FSK的调制方式与原理3.4.1调

57、制原理移频键控（FSK）又称数字调频，它是载波频率随数字信号而变化的一种调制方式。利用基带数字信号离散取值特点去键控载波频率以传递信息的一种数字调制技术。除具有两个符号的二进制频移键控之外，尚有代表多个符号的多进制频移键控，简称多频调制。一种用多个载波频率承载数字信息的调制类型。最常见的是用两个频率承载二进制1和0的双频FSK系统。频移键控是利用载波的频率变化来传递数字信息的。在2FSK中，载波的频率随二进制基带信号在f1和f2两个频率点间变化。故其表达式为Acos(w1t+n) 发送“1”时E2FSK(t)=Acos(w2t+n)发送“0”时典型的波形如图3-3所示。由图可见，2FSK信号的

58、波形（a）可以分解为波形（b）和波形（c）,也就是说，一个2FSK信号可以看成是两个不同载频的2ASK信号的叠加。因此，2FSK信号的时域表达式又可写成e2FSK(t)=g(t-nT)cos(w1t+n)+n g(t-nT)cos(w2t+n)式中：g(t)为单个矩形脉冲，脉宽为Ts；1 概率为Pan= 0 概率为1-Pn是an的反码，若an=1，则n =0；若an=0，则n =1，于是 1 概率为1-Pn= 0 概率为Pn和n分别是第n个信元（1或0）的初始相位。在移频键控中，n和n不携带信息，通常可令n和n为零。因此，2FSK信号的表达式可简化为e2FSK(t)=s1(t)cosw1t+

59、s2(t)cosw2t其中S1(t)= g(t-nTs)S 2(t)= n g(t-nTs)图3-3 波形演示2FSK信号的产生方法主要有两种。一种可以采用模拟调频电路来实现；另一种可以采用键控法来实现，即在二进制基带矩形脉冲序列的控制下通过开工典礼对两个不同的独立频率源进行选通，使其在每一个码元Ts期间输出f1或f2两个载波之一，如图3-4所示。这两种方法产生2FSK信号的差异在于：由调频法产生的2FSK信号在相邻码元之间的相位是连续变化的。而键控法产生的2FSK信号，是由电子开关在两个独立的频率源之转换形成，故相邻码元之间的相位不一定连续。图3-4 流程图2FSK信号的常用调制方法是采用如

60、图3-5、3-6所示的非相干调制和相干调制。其调解原理是将2FSK信号分解为上下两路2FSK信号分别进行调解，然后进行判决。这里的抽样判决是直接比较两路信号抽样值的大小，可以不专门设置门限。判决规则应与调制规则相呼应，调制时若规定“1”符号对应载波频率f1，则接收时上支路的样值较大，应判为“1”，反之则判为“0”。图3-5 非相干调制图3-6 相干调制除此之外，2FSK信号还有其他调制方法，比如鉴频法、差分检测法、过零检测法等。过零检测的原理基于2FSK信号的过零点数随不同的频率而异，通过检测过零点数目的多少，从而区分两个不同频率的信元。2FSK信号经限幅、微分、整流后形成与频率变化相对应的尖