数字逻辑电路与系统设计_蒋立平主编_第6章_时序逻辑功能器件

1、第第6 6章章 常用时序逻辑功能器件常用时序逻辑功能器件 在本章中，重点介绍计数器和寄存器，内容包括；在本章中，重点介绍计数器和寄存器，内容包括；1. 各种类型计数器和寄存器的电路组成各种类型计数器和寄存器的电路组成;2. 典型计数器和寄存器集成电路典型计数器和寄存器集成电路;3. 计数器和寄存器的典型应用计数器和寄存器的典型应用;4. 计数器和寄存器的计数器和寄存器的VHDL描述。描述。6.1 计数器计数器计数器功能计数器功能: 统计输入脉冲的个数。统计输入脉冲的个数。 计数器除了直接用于计数外计数器除了直接用于计数外,还可以用于定时器、分频还可以用于定时器、分频器、程序控制器、信号发生器等

2、多种数字设备中器、程序控制器、信号发生器等多种数字设备中.计数器分类：计数器分类：按计数器中的触发器是否同时翻转分类：按计数器中的触发器是否同时翻转分类： 同步计数器；同步计数器； 异步计数器异步计数器按计数器中数字的编码方式分类：按计数器中数字的编码方式分类： 二进制计数器；非二进制计数器二进制计数器；非二进制计数器6.1.1 异步计数器异步计数器1.异步二进制计数器异步二进制计数器电路组成和逻辑功能分析（以加法计数讨论）电路组成和逻辑功能分析（以加法计数讨论）二进制加法计数时，各位码的变化规律：二进制加法计数时，各位码的变化规律： 每加每加1，最低位码状态改变一次；，最低位码状态改变一次；

3、 低位由低位由1变变 0 ，本位须改变状态。，本位须改变状态。 由由下降边沿下降边沿触发的触发的JK触发器（已转换为触发器（已转换为T触发器）触发器）构构成的四位二进制成的四位二进制加法加法计数器计数器: :四位二进制加法计数器波形图四位二进制加法计数器波形图 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 160 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 00 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1

4、1 0CLKQ0Q1Q2Q3如将电路改为：如将电路改为：1J1KC1RQQ1F0Q011J1KC1RQQF1Q11J1KC1RQQ1F2Q21J1KC1RQQ1F3Q3RDCLK即将前一级的即将前一级的Q端和后一级的端和后一级的CLK端相连，则输出波形为：端相连，则输出波形为： 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 160 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 00 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 00 1 1 1 1 1 1 1 1 0 0

5、0 0 0 0 0 0CLKQ0Q1Q2Q3二进制减法计数器波形图二进制减法计数器波形图（2） 异步二进制计数器的特点异步二进制计数器的特点1）异步二进制计数器可由）异步二进制计数器可由T触发器构成触发器构成,触发器之间串接触发器之间串接, 低位触发器的输出低位触发器的输出,作为高位触发器的时钟作为高位触发器的时钟. 当采用当采用下降下降边沿触发器时边沿触发器时,如将如将Qi和和CLKi+1相连相连,则构成则构成加法加法计数器计数器;如将如将Qi和和CLKi+1相连相连,则构成则构成减法减法计数器计数器; 当采用当采用上升上升边沿触发器时边沿触发器时,如将如将Qi和和CLKi+1相连相连,则构

6、成则构成减法减法计数器计数器;如将如将Qi和和CLKi+1相连相连,则构成则构成加法加法计数器计数器;用用D触发器构成二进制计数器的例子触发器构成二进制计数器的例子:1DC1QQF0Q0CLK1DC1QQF1Q11DC1QQF2Q21DC1QQF3Q3异步二进制异步二进制减法计数器减法计数器问问：为何种：为何种类型计数器类型计数器2) 异步二进制计数器异步二进制计数器,由于触发器的状态翻转是由低位向由于触发器的状态翻转是由低位向 高位逐级进行的，因此高位逐级进行的，因此,计数计数速度较低速度较低.3) 若若CP脉冲的频率为脉冲的频率为f , 则则Q0、Q1、Q2、Q3 输出脉冲的输出脉冲的 频

7、率分别为频率分别为 f、 f、 f、 f 。常称这种计数器为。常称这种计数器为分频器分频器。141218 1162. 异步十进制计数器异步十进制计数器(1) 电路组成和逻辑功能分析电路组成和逻辑功能分析由由下降边沿下降边沿触发的触发的T触发器触发器构成的异步十进制构成的异步十进制加法加法计数器计数器:1J1KC1RQQ1F0Q011J1KC1RQQF1Q11J1KC1RQQ1F2Q21J1KC1RQQ1F3Q3CLK&1 2 3 4 5 6 7 8 9 10CLKQQQ1Q2Q3十进制计数器波形图十进制计数器波形图0000000100100011010001010110011110001001

8、111011111100110110111010Q3Q2Q1Q0状态图状态图有效状态有效状态无效状态无效状态(2) 自启动特性自启动特性 如果电路由于某种原因（例如受干扰影响）进入无效如果电路由于某种原因（例如受干扰影响）进入无效状态，但在若干个时钟脉冲的作用下，能自动返回（直状态，但在若干个时钟脉冲的作用下，能自动返回（直接或间接返回）到某个有效状态，进入有效循环，则称接或间接返回）到某个有效状态，进入有效循环，则称该电路具有自启动特性。否则就不具有自启动特性。该电路具有自启动特性。否则就不具有自启动特性。 3. 通用异步计数器集成电路通用异步计数器集成电路 属二进制计数器的有属二进制计数器

9、的有74LS93A、74HC93、74LS197等，等，它们均为它们均为4位计数器。这些计数器的共同特点是：位计数器。这些计数器的共同特点是： 1) 每个集成电路内部有两组彼此独立的计数器，一组每个集成电路内部有两组彼此独立的计数器，一组为模为模2计数器，另一组为模计数器，另一组为模8计数器计数器; 2) 通过外电路，将这两组计数器相连，可构成模通过外电路，将这两组计数器相连，可构成模16计计数器，这类集成电路也称为二数器，这类集成电路也称为二八八十六进制计数器。十六进制计数器。 属中规模集成异步十进制计数器的型号有属中规模集成异步十进制计数器的型号有74290、74176和和74196等，这

10、些计数器的共同特点等，这些计数器的共同特点: 1) 每个集成电路内部有两组彼此独立的计数器，一组每个集成电路内部有两组彼此独立的计数器，一组为模为模2计数器，另一组为模计数器，另一组为模5计数器计数器; 2) 通过外电路，将这两组计数器相连，可构成模通过外电路，将这两组计数器相连，可构成模10计计数器，这类集成电路也称为二数器，这类集成电路也称为二五五十进制计数器。十进制计数器。模模5计数器计数器74290逻辑功能：逻辑功能：1）异步清零：）异步清零：R0(1)=R0(2)=1，且，且S9(1)S9(2)=0 Q3Q2Q1Q0=00002）异步置）异步置9：R0(1) R0(2)=0，且，且S

11、9(1) = S9(2)=1 Q3Q2Q1Q0=10013）计数：）计数：R0(1) R0(2)=0，且，且S9(1) S9(2)=0*异步模异步模5计数器电路工作原理计数器电路工作原理: 11J1KC1QQFF1Q11J1KC1QQ1FF2Q21J1KC1QQ1FF3Q3CLK电路图电路图&(2) 当当Q2Q111时时,J3=0,Q3将保持将保持0状态不变状态不变,J1=1不变不变.当当Q3=0时时,Q3=1. FF1和和FF2构成异步二进制加法计数构成异步二进制加法计数器。在器。在CLK脉冲的作用下脉冲的作用下,Q2 Q1按按00,01,10,11,00.变变化化.1 1 00 0 10

12、0 0(3) 当当Q2Q1=11时时, J3=1 , 在下一个在下一个CLK作用下作用下,Q3将由将由0状状 态变为态变为1状态状态,同时同时J1变为变为0.这时这时,Q3Q2Q1=100,J1=J3=0。 (4) 在上述条件下在上述条件下,在下一个在下一个CLK脉冲作用下脉冲作用下,电路回到电路回到 Q3Q2Q1=000状态状态.完成一个循环周期完成一个循环周期.电路状态图：电路状态图：000001010011100Q3Q2Q1自启动特性讨论：自启动特性讨论：当当Q3Q2Q1=101时，时， J3J1=00，则下，则下 一个状态为一个状态为010；(2) 当当Q3Q2Q1=110时，时， J

13、3J1=00，则下一个状态为，则下一个状态为010； (3) 当当Q3Q2Q1=111时，时， J3J1=10，则下一个状态为，则下一个状态为000。 11J1KC1QQFF1Q11J1KC1QQ1FF2Q21J1KC1QQ1FF3Q3CLK电路图电路图&电路能自启动电路能自启动1 0 10 1 1 1 1 11） 将将Q0和和CLK1相连相连,计数脉冲从计数脉冲从CLK0输入输入,Q3Q2Q1Q0 输出输出,构成构成8421BCD码计数器码计数器; 74290构成模构成模10计数器计数器Q0Q1Q2Q3DIV2DIV5&R0(1)R0(2)S9(1)S9(2)CTRCLKCLK1000000

14、00100100011010001010110011110001001Q3Q2Q1Q02） 将将Q3和和CLK0相连相连,计数脉冲从计数脉冲从CLK1输入输入, Q0Q3Q2Q1 输出。构成输出。构成5421BCD码计数器。码计数器。 0000000100100011010010001001101010111100Q0Q3Q2Q1Q0Q1Q2Q3DIV2DIV5&R0(1)R0(2)S9(1)S9(2)CTRCLK0CLK0两片两片74290级联实现模级联实现模100计数器计数器 1. 同步二进制计数器同步二进制计数器6.1.2 同步计数器同步计数器 电路组成和逻辑功能分析电路组成和逻辑功能分

15、析*同步二进制加法计数器设计思想同步二进制加法计数器设计思想 根据计数器的功能要求，根据计数器的功能要求，n位二进制计数器用位二进制计数器用n个存储单元电路组成，存储单元的状态表示二个存储单元电路组成，存储单元的状态表示二进制数，存储单元由触发器实现；进制数，存储单元由触发器实现； 输入脉冲将使各位触发器的状态按计数规律变输入脉冲将使各位触发器的状态按计数规律变化，即每输入一个脉冲，由触发器的状态表示化，即每输入一个脉冲，由触发器的状态表示的二进制数必须加的二进制数必须加1； 由于是由于是同步同步计数器，输入脉冲将同步加到各触计数器，输入脉冲将同步加到各触发器的时钟输入端，因此只有通过控制触发

16、器发器的时钟输入端，因此只有通过控制触发器的驱动信号来达到控制触发器状态的目的。的驱动信号来达到控制触发器状态的目的。 二进制计数规则：每加二进制计数规则：每加1，最低位改变一次状态，最低位改变一次状态， 高位的状态是否改变，由低位是否计满来决定。高位的状态是否改变，由低位是否计满来决定。CLK: 计数脉冲计数脉冲;Q3Q2Q1Q0: 计数器的输出状态计数器的输出状态;C: 计数器的进位标志计数器的进位标志.1J1KC1F0QQ0T0=11J1KC1F1QQ1T11J1KC1F2QQ2T21J1KC1F0QQ3T3&CLKCG3G2G1Q3为高位为高位;Q0为低位为低位.T触发器构成的带进位标

17、志的触发器构成的带进位标志的四位四位同步同步二进制二进制加法加法计数器：计数器：演示演示计数器的驱动方计数器的驱动方程和输出方程：程和输出方程：T0=1T1=Q0T2=Q1Q0T3=Q2Q1Q0C=Q3Q2Q1Q0nnnnnnnnnn计数器的状态方程：计数器的状态方程：T触发器的特性方程触发器的特性方程: Qn+1=TQn+TQn =T QnQn+1=QnQn+1=Qn QnQn+1=Qn (QnQn)Qn+1=Qn (QnQnQn)00000111122233Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 C 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 0 0 0 0 1

18、 0 0 0 1 1 0 0 0 1 1 0 1 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 1 0 1 1 0 0 0 1 1 0 0 1 1 1 0 0 1 1 1 1 0 0 0 0 1 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 0 0 1 0 1 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 1 QnQn+1状态表状态表CLK(2) 同步二同步二 进制加法计数器的特点进制加法计数器的特点由由n 个触发

19、器构成的同步二进制加法计数器的模为个触发器构成的同步二进制加法计数器的模为2n, 没有多余状态没有多余状态,状态状态利用率最高利用率最高;(2) 用用T 触发器构成的同步二进制加法计数器触发器构成的同步二进制加法计数器,其电路结构其电路结构 有两条规则有两条规则: T0=1; Ti=Qi-1Qi-2Q0 (i0).(3) 同步计数器工作速度快同步计数器工作速度快,这种计数器的最高工作频率这种计数器的最高工作频率 可达可达 fmax= 1tPF+tPG2. 同步十进制计数器同步十进制计数器(1) 电路组成和逻辑功能分析电路组成和逻辑功能分析1J1KC1F0QQ0 11J1KC1F1QQ11J1K

20、C1F2Q1J1KC1F0QCLKQQQQ3Q2Q&C1&Q3 Q0Q1 Q0Q3 Q0Q3Q0Q2Q1Q0驱动方程和输出方程：驱动方程和输出方程：T0=1T1=Q3Q0nnT2=Q1Q0nnT3=Q2Q1Q0+Q3Q0nnnnnC=Q3Q0nn电路状态方程电路状态方程Q2 =Q2 （Q1Q0）nnn+1 nQ0 =Q0n+1nQ3 =Q3 （Q2Q1Q0+Q3Q0）nnnnnnn+1Q1 =Q1 （Q3Q0）nnnn+1Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 C 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 1 1 0 0 0 1 1

21、 0 1 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 1 0 1 1 0 0 0 1 1 0 0 1 1 1 0 0 1 1 1 1 0 0 0 0 1 0 0 0 1 0 0 1 0 1 0 0 1 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 1 1 0 1 1 0 1 1 1 0 0 1 1 0 1 0 1 1 0 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 n+1n+1n+1n+1nnnn状态表状态表无效状态无效状态同步十进制加法计数器状态图同步十进制加法计数器状态图有效状态圈有效状态圈无效状态无效状

22、态无效状态无效状态0000000100100011010001010110011110001001111011111100110110111010100000000000110Q3Q2Q1Q0/C/1（2） 同步十进制计数器设计同步十进制计数器设计 目的：根据十进制计数器的状态表（即设计要求），目的：根据十进制计数器的状态表（即设计要求）， 求电路结构图（即驱动方程和输出方程）求电路结构图（即驱动方程和输出方程） 。 以以T触发器构成触发器构成8421BCD码加法计数器为例讨论码加法计数器为例讨论1) 列出列出8421BCD码加法计数器的状态表码加法计数器的状态表;2) 根据根据8421BCD

23、码加法计数器的状态表码加法计数器的状态表,列出各触发列出各触发 器所需要的器所需要的驱动信号驱动信号;3) 根据状态表根据状态表, 求求输出方程输出方程和和驱动方程驱动方程并化简并化简;4) 画电路图画电路图设计步骤设计步骤:Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 C 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 1 1 0 0 0 1 1 0 1 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 1 0 1 1 0 0 0 1 1 0 0 1 1 1 0 0 1 1 1 1 0 0 0 0 1 0 0 0 1 0 0 1 0

24、 1 0 0 1 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 n+1n+1n+1n+1nnnn状态表状态表T3 T2 T1 T00 0 0 10 0 1 10 0 0 10 1 1 10 0 0 10 0 1 10 0 0 11 1 1 10 0 0 11 0 0 1 驱动信号驱动信号由表可得驱动方由表可得驱动方程和输出方程程和输出方程:例例T3的驱动方程为的驱动方程为Q1Q0Q3Q200 01 11 100001111011 T3=Q3Q0+Q2Q1Q0同步计数器设计的一般步骤：同步计数器设计的一般步骤： 1）根据所设计

25、计数器的计数规律列出状态转换表；）根据所设计计数器的计数规律列出状态转换表；2） 选择触发器，根据状态转换表所反映的状态转换规选择触发器，根据状态转换表所反映的状态转换规 律列出各触发器输入端所对应的驱动信号，形成激律列出各触发器输入端所对应的驱动信号，形成激 励表；励表；3） 求输出方程和驱动方程。根据激励表，借助卡诺图求输出方程和驱动方程。根据激励表，借助卡诺图 或其它化简方法，写出输出方程和驱动方程的简化或其它化简方法，写出输出方程和驱动方程的简化 表达式。表达式。4）根据输出方程和驱动方程画出计数器电路图。）根据输出方程和驱动方程画出计数器电路图。5）自启动性检查。）自启动性检查。3.

26、 可逆计数器可逆计数器可逆计数器具有两种形式可逆计数器具有两种形式: 有加减控制的可逆计数器有加减控制的可逆计数器: 这种电路有这种电路有一个一个CLK脉冲脉冲 输入端输入端,有一个有一个加减控制端加减控制端,电路作何种计数电路作何种计数,由加减由加减 控制端的控制端的控制信号控制信号来决定来决定; 双时钟可逆计数器双时钟可逆计数器: 这种电路有这种电路有两个两个CLK脉冲输入端脉冲输入端, 电路作不同计数时电路作不同计数时, 分别从不同的分别从不同的CLK端端输入输入.有有加加/减控制减控制的同步二进制可逆计数器电路的设计思路：的同步二进制可逆计数器电路的设计思路：以以T触发器设计例触发器设

27、计例1J1KC1FiQQiQQiMUXCLKU/DQi-1Qi-2Q01 0 Qi-1Qi-2Q0Ti(1) i=0 T0=1;(2) i0 Ti如图所示：如图所示：有加有加/减控制的同步减控制的同步4位二进制可逆计数器电路位二进制可逆计数器电路1J1KC1F0QQ0 11J1KC1F1QQ11J1KC1F2QQ21J1KC1F0QQ3CLKQQQ0Q1QQ3&Q0Q0Q1Q1Q2Q21U/DQ2Q当当U/D=0时时,各触发器的驱动方程为各触发器的驱动方程为: T0=1 T1=Q0 T2=Q1Q0 T3=Q2Q1Q0 符合减法计数器的驱动方程符合减法计数器的驱动方程;当当U/D=1时时,各触发

28、器的驱动方程为各触发器的驱动方程为: T0=1 T1=Q0 T2=Q1Q0 T3=Q2Q1Q0 符合加法计数器的驱动方程符合加法计数器的驱动方程; 双时钟二进制可逆计数器设计思想示意双时钟二进制可逆计数器设计思想示意： 以以T触发器设计为例触发器设计为例(1) i=0 CLK0=CLKU+CLKD1J1KC1FiQQiQQiCLKiQi-1Qi-2Q0Qi-1Qi-2Q01&CLKUCLKD当作加计数时，当作加计数时，CLKD=0;当作减计数时，当作减计数时，CLKU=0.(2) i0 CLKi如图示如图示:4. 通用同步计数器集成电路通用同步计数器集成电路 集成同步计数器的产品型号较多，属集

29、成同步计数器的产品型号较多，属4位二进制计数位二进制计数的有的有74161、74163等，属十进制计数器的有等，属十进制计数器的有74160,属属4位位二进制可逆计数器有二进制可逆计数器有74169、74191、74193等，属十进制等，属十进制可逆计数器有可逆计数器有74190、74192等，这些计数器均有对应的等，这些计数器均有对应的CMOS集成电路，其型号为集成电路，其型号为74HC （1）集成计数器）集成计数器74163、74160、741901） 同步同步4位二进制计数器位二进制计数器74163的功能的功能a.同步清零同步清零b.同步置数同步置数c.保持保持d.同步置计数同步置计数1

30、615141312111091234567874163VCC RCO Q0 Q1 Q2 Q3 ENT LDCLR CLK D0 D1 D2 D3 ENP GNDD0Q1Q2Q3Q05CT=01,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV16CLRLDENTENPCLK3CT=15RCO124874163CLK CLR LD ENP ENT 功能功能 0 同步清同步清 零零 1 0 同步同步 置置 数数 1 1 0 1 保持保持(包括包括CO的状态的状态) 1 1 0 保持保持(CO=0) 1 1 1 1 同步计数同步计数 74163功能表功能表2) 74160的功能的功能1

31、） 同步十进制计数器同步十进制计数器74160的功能的功能a.异步清零异步清零b.同步置数同步置数c.保持保持d.同步置计数同步置计数1615141312111091234567874160VCC RCO Q0 Q1 Q2 Q3 ENT LDCLR CLK D0 D1 D2 D3 ENP GNDD0Q1Q2Q3Q0CT=01,5DD1D2D3C5/2,3,4+M1M2G3G4CTRDIV10CLRLDENTENPCLK3CT=9RCO124874160CLK CLR LD ENP ENT 功能功能 0 异步清异步清 零零 1 0 同步同步 置置 数数 1 1 0 1 保持保持(包括包括CO的状

32、态的状态) 1 1 0 保持保持(CO=0) 1 1 1 1 同步计数同步计数 74160功能表功能表由两片由两片74160构成的模构成的模100计数器计数器 （两位（两位BCD码计数器）码计数器） 3) 十进制可逆计数器十进制可逆计数器 74190的功能的功能 为异步置数控制端为异步置数控制端 LDa.CTEN为计数使能端为计数使能端b./UD为加为加/减计数控制端减计数控制端c. d. 为最大为最大/最小值指示端最小值指示端/MAX MINe. 为脉动时钟输出端为脉动时钟输出端 RCO(2) 用集成计数器构成任意进制计数器用集成计数器构成任意进制计数器 利用已有的中规模集成计数器利用已有的

33、中规模集成计数器,经外电路的不同连接经外电路的不同连接,以以得到所需得到所需任意进制计数器任意进制计数器,是数字电路中的一项是数字电路中的一项关键关键技术技术.1) 反馈复位法（清零法）反馈复位法（清零法） 控制异步清零端控制异步清零端CLR来获得任意进制计数器。来获得任意进制计数器。例：用例：用74160构成模构成模6加法计数器。加法计数器。CLKQ0Q1Q2(c)000000010010001101010100(b)0110ENPCLKD0D1D2D3ENTQ0Q1Q2Q3RCOLDCLRCTR DIV 10CTC=91&G(a)3 2 1 0Q Q Q Q1 23456 74160构成模

34、构成模6计数器计数器复位法的缺点：复位法的缺点： 存在一个极短的过渡状态；存在一个极短的过渡状态； 清零的可靠性较差。清零的可靠性较差。*提高清零可靠性的改进电路：提高清零可靠性的改进电路：2) 反馈置位法反馈置位法(置数法置数法)利用计数器的预置数控制端来获得任意进制计数器利用计数器的预置数控制端来获得任意进制计数器.例例: 用用74163实现模实现模10(8421BCD码码)计数器计数器.例：用例：用4位二进制同步计数器位二进制同步计数器74163实现实现5421BCD码计数器。码计数器。 0000000100100011010010001001101010111100Q3Q2Q1Q0状态

35、图状态图方案：采用置数法，在不同的位置置不同的数。方案：采用置数法，在不同的位置置不同的数。 6.1.3 计数器应用计数器应用1. 序列信号发生器序列信号发生器 在数字信号的传输和数字系统的测试中，有时需要用在数字信号的传输和数字系统的测试中，有时需要用到一组到一组特定的串行数字信号特定的串行数字信号。通常把这种串行数字信号称。通常把这种串行数字信号称为序列信号。产生序列信号的电路称为为序列信号。产生序列信号的电路称为序列信号发生器序列信号发生器。 用计数器和简单组合逻辑电路（如用计数器和简单组合逻辑电路（如MUX）组成）组成序序列列信号发生器。信号发生器。计数计数器器组合电路组合电路CLK输

36、出输出例：设计例：设计00011011序列信号发生器。序列信号发生器。设计步骤：设计步骤：1. 由于序列长度为由于序列长度为8，因此先设计一个模，因此先设计一个模8计数器；计数器；2. 将模将模8计数器的状态码，通过组合电路转换成对应计数器的状态码，通过组合电路转换成对应 的序列码。的序列码。模模8计数器计数器转换电路转换电路 2. 键盘扫描电路键盘扫描电路 6.1.4 计数器的计数器的VHDL描述描述 具有异步清零、同步置数与使能的同步二进制计数器具有异步清零、同步置数与使能的同步二进制计数器 （功能和（功能和74163相同）相同）LIBRARY IEEE;USE IEEE.STD_LOGI

37、C_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter163 ISPORT (clk,clrn, ldn,enp,ent :IN STD_LOGIC; d : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ; q : BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); rco: OUT STD_LOGIC);END counter 163;ARCHITECTURE RTL OF counter163 ISBEGINrco= 1 WHEN q=1111 AND ent=1 ELSE 0;PROCE

38、SS(clk) VARIABLE count: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF (clk=1) THEN IF clrn=0 THEN count:=0000; ELSIF ldn=0 THEN count:=d; ELSIF (enp AND ent)=1) THEN IF(count=1111)THEN count:=0000; ELSE count:=count+1; END IF; END IF; END IF; q=count; END PROCESS;END rtl; 2. 具有异步清零、同步置数与使能的同步十进制具有异步清零、同步置数

39、与使能的同步十进制可逆计数器（功能和可逆计数器（功能和74190相同）相同）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter190 ISPORT (clk,ldn,upn_down,cten :IN STD_LOGIC; d : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ; q : BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); max_min: BUFFER STD_LOGIC; rcon: OUT STD_LOGIC)

40、;END COUNTER190;ARCHITECTURE RTL OF counter190 ISBEGINmax_min = 1 WHEN (q=1001 AND upn_down =0) OR (q=0000 AND upn_down =1) ELSE 0;rcon = 0 WHEN (max_min = 1 AND clk =0) ELSE 1; PROCESS(clk,ldn,upn_down,cten) BEGIN IF (ldn=0) THEN q=d;ELSIF (clkEVENT AND clk=1 AND cten=0) THENIF ( upn_down=0) THEN I

41、F (q=”1001”) THEN q=”0000”; ELSE q=q+1;END IF; ELSE IF (q=”0000”) THEN q=”1001”; ELSE q=q-1; END IF; END IF; END IF; END PROCESS;END rtl;6.2 寄存器和移位寄存器寄存器和移位寄存器6.2.1 寄存器寄存器 寄存器是用于暂时存放二进制数码的时序逻辑部件，寄存器是用于暂时存放二进制数码的时序逻辑部件，广泛地应用于各类数字系统中。广泛地应用于各类数字系统中。 MSI多位数据寄存器通常分为两类，一类是由多位多位数据寄存器通常分为两类，一类是由多位D触发器并行组成的寄

42、存器，数据是在时钟有效边沿到来时触发器并行组成的寄存器，数据是在时钟有效边沿到来时存放的；另一类是由存放的；另一类是由D锁存器组成，数据是在时钟某个约锁存器组成，数据是在时钟某个约定电平下存入的。定电平下存入的。 4位位D触发器寄存器触发器寄存器(74175)1DC1QQR1DC1QQR1DC1QQR1DC1QQR11CLKRDD0D1D3D3Q0Q0Q1Q1Q2Q2Q3Q3输入输入 输出输出RD CLK D Qn+1 Qn+1 0 0 1 1 1 1 0 1 0 0 1 1 0 Qn QnQ0Q0Q1Q1Q2Q2Q3Q3D0D1D2D31DRC1RDCLK 具有具有三态输出三态输出的四位的四

43、位缓冲缓冲数据寄存器数据寄存器(74173)74173功能表功能表RD CLK G1 G2 M N Q1 Q2 Q3 Q4 1 0 0 0 0 0 0 0 0 0 0 0 D0 D1 D2 D3 0 1 0 0 Q0 Q1 Q2 Q3 0 1 0 0 Q0 Q1 Q2 Q3 1 1Z ：为缓冲器符号；：为缓冲器符号； ： 三态符号三态符号。1D D0Q0D1Q1D2Q2D3Q3MNG1G2CLK&RENC1RD 8位可选址寄存器位可选址寄存器(74259) 输输 入入 RD EN 1 0 D Qi 选址锁存选址锁存 1 1 Qi Qi 保持保持 0 0 D L DMUX 0 1 L L 清零清

44、零选址选址锁存锁存输出输出未选址未选址锁存锁存输出输出功能功能nnn功能表功能表地址输入地址输入A2 A1 A0 0 0 0 0 0 0 1 1 0 1 0 2 0 1 1 3 1 0 0 4 1 0 1 5 1 1 0 6 1 1 1 7地址地址锁存锁存 地址地址选择表选择表9,0D10,0 DQ09,1D10,1 DQ19,2D10,2 DQ29,3D10,3 DQ39,4D10,4 DQ49,5D10,5 DQ59,6D10,6 DQ69,7D10,7 DQ7Z10Z9G8210M07A0A1A2ENDRD逻辑符号逻辑符号6.2.2 移位寄存器移位寄存器功能功能: 存放代码存放代码; 移

45、位移位.分类分类:按移位方向分类按移位方向分类: 单向移位寄存器单向移位寄存器; 双向移位寄存器双向移位寄存器.2) 按输入输出的方式分类按输入输出的方式分类: 串入串入-串出串出;串入串入-并出并出; 并入并入-串出串出; 并入并入-并出并出.移位寄存器组成移位寄存器组成:移位寄存器中的存储电路可用时钟控制的无空翻的移位寄存器中的存储电路可用时钟控制的无空翻的D、RS或或JK触发器组成。触发器组成。(1) 单向移位寄存器单向移位寄存器a) 串入串入-串串/并出单向移存器并出单向移存器1DC1QF01DC1QF11DC1QF21DC1QF3Vi串行输入串行输入CLK移位脉冲移位脉冲Q0Q1Q2

46、Q3串行串行输出输出V0 各触发器初态各触发器初态为为0, Vi依次输入依次输入1011时的时的波形图波形图CLKViQ0Q1Q2Q31 0 1 10 1 0 1 10 0 1 0 10 0 0 1 00 0 0 0 1在连续四个在连续四个CLK脉冲后脉冲后, 在在Q0、Q1、Q2和和Q3端得到端得到 并行输出信号；并行输出信号；若再连续输入若再连续输入CLK脉冲脉冲,可在串行输出端得到串行输可在串行输出端得到串行输 出信号。出信号。 (2) 串串/并入并入串出单向移存器串出单向移存器RS1DC1QRS1DC1QRS1DC1QRS1DC1Q&D0SD&D1SD&D2SD&D3SDRDViCLK

47、接收接收V0串行串行输出输出串行串行输入输入移位移位脉冲脉冲F0F1F2F3工作原理：工作原理： 1) 串行输入串行输入 RS1DC1QRS1DC1QRS1DC1QRS1DC1Q&D0SD&D1SD&D2SD&D3SDRDViCLK接收接收V0串行串行输出输出串行串行输入输入移位移位脉冲脉冲0111112) 并行输入并行输入 :RS1DC1QRS1DC1QRS1DC1QRS1DC1Q&D0SD&D1SD&D2SD&D3SDRDViCLK接收接收V0串行串行输出输出串行串行输入输入移位移位脉冲脉冲0011110000 清零清零 接收接收(以以D0D1D2D3=1010为例为例)111001110

48、011002. 双向移位寄存器双向移位寄存器多功能双向移位寄存器多功能双向移位寄存器74194RD SA SB CLK 功能功能 0 清零清零 1 0 0 保持保持 1 0 1 右移右移 1 1 0 左移左移 1 1 1 并行置数并行置数注意：注意：清零为清零为异步异步；置数为置数为同步同步。3,4DD0Q1Q2Q3Q0RRD1,4D3,4D3,4D3,4D2,4DD1D2D3DSRDSLC41/210M03SASBCLKSRG47419474194逻辑电逻辑电路结构示意：路结构示意：1DQC1FiD0D1D2D3A1A0SASB1DQC1Fi+11DQC1Fi-1Qi-1QiQi+1Qi+1

49、QiQi-1DiCLKRRRRD用两片用两片74194接成八位双向移位寄存器接成八位双向移位寄存器6.2.3 移位寄存器应用举例移位寄存器应用举例1.可编程分频器可编程分频器2. 串行加法器串行加法器n位移存器位移存器 (1)n位移存器位移存器 (2)n+1位移存器位移存器 (3)FAQ1DC1RXnYnDSRDSRCi-1CiSixiyiZn+1nn置数置数清零清零移位移位脉冲脉冲串行串行输出输出并行并行输出输出3. 串行累加器串行累加器n位移存器位移存器 (1) n位移存器位移存器 (2)FAQ1DC1RXnCi-1CiSixiyin清零清零移位移位脉冲脉冲串行串行输出输出并行并行输出输出

50、Zn4. 序列信号发生器序列信号发生器移位型序列信号发生器的一般框图为：移位型序列信号发生器的一般框图为：组合电路组合电路移位寄存器移位寄存器 输出输出F工作原理工作原理: 将移位寄存器和外将移位寄存器和外围组合电路构成一个围组合电路构成一个移存型计移存型计数器数器，使该计数器的，使该计数器的模模和要产和要产生的序列信号的生的序列信号的长度长度相等，并相等，并使移位寄存器的串行输入信号使移位寄存器的串行输入信号F（即组合电路的输出信号）（即组合电路的输出信号）和所要产生的序列信号相一致。和所要产生的序列信号相一致。组合电路组合电路移位寄存器移位寄存器 输出输出F例例: 试设计一个能产生序列信号

51、为试设计一个能产生序列信号为00011101的移位型序列的移位型序列 信号发生器信号发生器. 设计方法：设计方法： 序列长度为序列长度为8，考虑用，考虑用3位移位寄存器。选用位移位寄存器。选用74194。仅。仅使用使用74194的的Q0、Q1和和Q2。 状态划分状态划分0 0 0 1 1 1 0 1 0 0 0 1 1 1 0 1S1S2S3S4S5S6S7S8S1Si=Q0Q1Q2S1=000S2=100S3=110S4=111S5=011S6=101S7=010S8=001S1=000右移串右移串行输入行输入输出输出 求右移串行输入信号求右移串行输入信号DSR外围组合电路用四选一外围组合电

52、路用四选一MUX实现，取实现，取Q1Q2为地址，则：为地址，则：Q0Q1Q2nnn00 01 11 10 0100001111D0=1 D3=Q0 D1=0 D2=Q0 画电路图画电路图3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSRC41/210M03SASBCLKSRG4741941101010123G03MUX10输出输出Y 状态划分状态划分 试设计一个能产生序列信号为试设计一个能产生序列信号为10110的移位型序列的移位型序列 信号发生器信号发生器.例：例：解：解：由于序列长度为由于序列长度为5，先对序列按，先对序列按3位划分。位划分。1 0 1 1 0 1 0

53、 s1s2s3s4s5101 011 110010 101Q1Q2Q3在在S1时，要求时，要求DSL=1在在S4时，要求时，要求DSL=0对序列按对序列按4位划分：位划分：1 0 1 1 0 1 0 1 1 0 s1s2s3s4s51011 0110 11010101 1010Q0Q1Q2Q3 求求左左移串行输入信号移串行输入信号DSL00 01 11 1000011110Q0Q1Q2Q301110F=Q0n+Q3n=Q0n Q3n=DSL3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSLC41/210M03SASBCLKSRG474194011输出输出&6.2.4移位寄

54、存器型计数器移位寄存器型计数器 移位寄存器型计数器移位寄存器型计数器,是指在移位寄存器的基础上加反是指在移位寄存器的基础上加反馈电路而构成的具有特殊编码的同步计数器馈电路而构成的具有特殊编码的同步计数器. 移位寄存器型计数器的状态转移符合移位寄存器的规移位寄存器型计数器的状态转移符合移位寄存器的规律律,即除去第一级外即除去第一级外,其余各级满足其余各级满足: Qi =Qi-1 n+1n移位寄存器型计数器框图移位寄存器型计数器框图1DC1QF0CP1DC1QF11DC1QFn-1反馈逻辑电路反馈逻辑电路1. 环形计数器环形计数器(1) 电路组成电路组成1DC1QF0CP1DC1QF11DC1QF

55、31DC1QF2(以四位环形计数器为例以四位环形计数器为例)特点特点: 将串行输出端将串行输出端和串行输入端和串行输入端相连相连.(2)环形计数器状态图环形计数器状态图1110 01111101 10111100 01101001 00111000 01000001 00100101 10100000 1111有效循环有效循环无效循环无效循环(3) 实现自启动的方法实现自启动的方法 可利用触发器的置位可利用触发器的置位 和复位端，将电路初和复位端，将电路初 始状态预置成有效循始状态预置成有效循 环中的某一状态；环中的某一状态； 重新设计反馈电路，重新设计反馈电路， 使电路具有自启动使电路具有自

56、启动 特性。设计方法如特性。设计方法如 下：下： a. 列表确定反馈函数列表确定反馈函数f;Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 f 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 0 1 0 0 1 0 1 0 0 1 0 0 0 1 1 0 0 0 1 1 0 0 1 1 1 0 0 1 1 0 1 0 0 1 0 1 0 0 0 1 0 1 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 1 0 0 0 1

57、1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 n+1n+1n+1n+1nnnnb. 作反馈函数作反馈函数f 的卡诺图的卡诺图,求求f 的最简表达式的最简表达式;00 01 11 1000011110Q0Q1Q2Q31 1f=Q0Q1Q2c. 画逻辑图画逻辑图1DC1QF0CP1DC1QF11DC1QF31DC1QF2&QQQQf(4) 用用MSI构成的能自启动环形计数器构成的能自启动环形计数器如输出均为如输出均为0,则通则通过过 DSR移入移入1,进入进入有效有效 循环循环;否则经否则经过移位过移位, 总会将总会将1移移

58、到到Q3处处,电路进入电路进入置数状态置数状态,置入置入1000,进入有效循环状态进入有效循环状态3,4DQ1Q2Q3Q0R1,4D3,4D3,4D3,4D2,4DDSRC41/210M03SASBCLKSRG4741941000111(5) 环形计数器的特点环形计数器的特点 环形计数器附带有译码器功能环形计数器附带有译码器功能; 环形计数器的输出波形为环形计数器的输出波形为顺序脉冲顺序脉冲;CPQ0Q1Q2Q3常称环形计数器为常称环形计数器为顺序脉冲发生器顺序脉冲发生器. 环形计数器的缺点是状态利用效率低环形计数器的缺点是状态利用效率低, n 个触发器构成个触发器构成的环形计数器仅有的环形计

59、数器仅有n 个有效状态个有效状态, 有有2n-n个无效状态个无效状态.2. 扭环形计数器扭环形计数器(1) 电路组成和逻辑功能分析电路组成和逻辑功能分析1DC1QF0CP1DC1QF11DC1QF31DC1QF2D0=Q30010 1001 0100 10100101 1011 0110 1101无效循环无效循环0000 1000 1100 11100001 0011 0111 1111有效循环有效循环可在无效循环圈内选合适的状态可在无效循环圈内选合适的状态,通过修改反馈函数通过修改反馈函数,达到达到自启动的目的自启动的目的.00 01 11 1000011110Q0Q1Q2Q31 0 0 1

60、1 0 0 11 0 0 11 0 0 1 原状态图原状态图D0=Q300 01 11 1000011110Q0Q1Q2Q31 0 0 11 0 0 11 1 0 11 1 0 1修改后的状态图修改后的状态图D0=Q3+Q0Q2(可有多种方案可有多种方案)(2) 实现自启动的方法实现自启动的方法0010 1001 0100 10100101 1011 0110 11010000 1000 1100 11100001 0011 0111 1111(3) 用中规模集成移位计数器构成扭环形计数器用中规模集成移位计数器构成扭环形计数器DSR=Q3+Q1Q2Q3(4) 扭环形计数器的特点扭环形计数器的特