微机接口第三章8086微处理技术_2

1、陈俊周微机原理与接口技术第二章、8086微处理技术2第2章 80 x86微处理器2.1 8086编程结构2.2 8086工作模式和引脚功能2.3 80862.3 8086的操作和时序的操作和时序2.4 80862.4 8086的存储器及的存储器及I/OI/O组织组织32.3 8086的操作和时序2.3.1 8086CPU总线周期2.3.2系统的复位和启动2.3.3 最小模式下总线读操作2.3.4 最小模式下总线写操作2.3.5 中断操作42.3.1 8086CPU总线周期时钟周期（Clock Cycle）：概念：计算机在时钟脉冲CLK的控制下，一个节拍一个节拍的工作。将每相邻两个时钟脉冲上升沿

2、之间的时间间隔称为T状态，也称为时钟周期。计算：时钟周期=1/时钟频率 时钟频率主频如：PC/XT中时钟频率为4.77MHz,求其时钟周期？时钟周期 =1/4.77*106 = 210*10-9 s =210ns说明：1秒(s)=103毫秒(ms)=106微秒(s)=109纳秒(ns)T T5总线周期（Bus Cycle）：概念：CPU从存储器或I/O端口，存取一个字节所要花费的时间称为一个总线周期。计算：一个总线周期通常包含几个时钟周期。如8086/8088中每个总线周期通常包含4个时钟周期（称为T1、T2、T3、T4。根据存储器或I/O端口速度，可在T3、T4之间插入若干个等待状态TW）。

3、6指令周期（Instruction Cycle）概念：执行一条指令所需要的时间称为指令周期说明：由于每条指令不等长，因此不同指令的指令周期也不等长。但它们仍然是由以下一些基本的总线周期组成的：（1）存储器读或写；（2）I/O的读或写；（3）中断响应一条指令的指令周期包含一个或多个总线周期。每条指令都有固定时序。72.3.2系统的复位和启动8086/8088的复位和启动操作是通过RESET引腿上的触发信号来执行的。 初次加电引起的复位（启动），要求维持不小于50s的高电平；运行中的复位，要求RESET信号起码维持4个时钟周期的高电平，只要RESET信号停留在高电平状态，CPU就维持在复位状态。在

4、复位状态，CPU各内部寄存器都被设为初值。标志寄存器标志寄存器 清零清零 指令指针（指令指针（IP） 0000HCS寄存器寄存器 FFFFHDS寄存器寄存器 0000HES寄存器寄存器 0000HSS寄存器寄存器 0000H指令队列指令队列 空空其他寄存器其他寄存器 0000H88086/8088复位后的状态重新启动时，8086从内存0FFFF0H处开始执行指令。因此，一般在0FFFF0H处存放一条无条件转移指令，转移到系统程序的入口处。 所有三态输出总线变为高阻状态，这些三态总线包括：AD15AD0, A19/S6A16/S3, BHE/S7, S2(M/IO), S1(DT/R), S0(

5、DEN), LOCK(WR), RD, INTA等。ALE, HLDA, QS0, QS1等信号降为低电平，RQ/GT0, RQ/GT1等信号上升为高电平。8086/8088复位时序9图2-10 8086的复位时序内部内部RESETRESETRESETRESET输入输入CLKCLK三态门三态门输出信号输出信号浮空浮空不作用状态不作用状态102.3.3 最小模式下总线读操作从存储器或I/O端口读取数据的时序:（1）T1状态首先要用信号 指出CPU是从内存还是I/O端口读，该信号在T1状态有效（见），并一直保持到整个总线周期的结束即T4状态。20位地址信号通过多路复用总线输出，高4位通过A19/S

6、6A16/S3送出，低16位由AD15AD0送出（见）M/IO11如果读奇地址，则 信号也在T1状态送出（见），表示高8位数据总线上的信息可以使用，该信号常作为奇地址存储体的体选信号，偶地址存储体的体选信号为最低位地址A0。ALE输出正脉冲作为地址锁存信号（见）。在ALE的下降沿之前，地址信号均已有效。利用ALE的下降沿将地址锁存到锁存器8282（或74LS373）中。当系统中接有数据总线收发器时，数据传输方向的控制信号 输出低电平，表示本总线周期为读周期。（见） BHEDT/R12（2）T2状态在T2状态，地址信号消失（见），AD15AD0进入高阻状态，以便为读入数据作准备；而A19/S6A

7、16/S3上输出状态信息S7S3（见、）。 读信号输出，送到系统中所有的存储器和I/O接口芯片，只有被地址信号选中的存储单元或I/O端口，才会被信号从中读出数据，而将数据送到系统的数据总线上（见） 。 信号在T2状态变为低电平（见），从而使系统中总线收发器，获得数据允许信号。RDDEN13（3）T3状态内存单元或者I/O端口将数据送到数据总线上，CPU通过AD15AD0准备接收数据（见11）。（4）TW状态 CPU在T3状态的前沿（时钟下降沿）对READY信号进行采样。如果采样到READY信号为低电平，则在T3和T4之间插入1个等待状态TW。在每个TW的前沿处对READY信号继续采样，直到接收

8、到高电平的READY信号后，进入T4状态。 （5）T4状态在T4状态和前一个状态交界的下降沿处，CPU对数据总线进行采样，从而获得数据（见12） 。14图图2-11 2-11 80868086读周期时序读周期时序T T1 1T T2 2T T3 3T T4 4T TW W(1(1n)n)CLKCLKADAD1515ADAD0 0ALEALE 高为读内存高为读内存 低为读低为读 I/OI/OM/IOM/IORDRDDT/RDT/RDENDENA A1919/S/S6 6A A1616/S/S3 31111 数数 据据 输输 入入地址输出地址输出地址输出地址输出BHE/SBHE/S7 7 状态输出

9、状态输出BHEBHE输出输出121215例： CPU 执行指令MOV AX, 100H 取操作数时序过程（1）T1周期： ：输出高电平指明源数据取自存储器A0A19： 提供DS:100H 生成20 位存储器地址，其中A0 提供偶存储体的选择信号 ：提供奇存储体的选择信号ALE ：输出高电平为外部地址锁存器8282 提供A0A19 及BHE 的锁存信号 ： 输出低电平以使数据收发器数据传送方向为由外部数据线到CPUBHEBHEM/IOM/IODT/RDT/R16（2）T2周期A0A15: 高阻状态，准备接收数据S3S6： 复用A16A19 提供CPU 内部状态 ：输出低电平，发出读数据控制信号

10、：输出低电平，使数据收发器8286输出端输出数据，总线的数据到达CPU 数据引脚（3）T3周期READY：由存储器或外设决定其状态，如果READY =低电平，CPU 将插入等待周期直到READY = 高电平D0D15：有效数据到达CPU引脚（4）T4周期CPU 读取D0D15 引脚数据，并送入AX中。撤消 、 等信号，地址数据线变为高阻状态。RDRDDENDENRDRDDENDEN17图图 最小工作模式读操作，各信最小工作模式读操作，各信号对应动作号对应动作STBSTB地址锁存器地址锁存器82828282（三片）（三片）5V5VBHEBHEREADYREADYRESETRESET8284A82

11、84A收发器收发器82868286OE (OE (二片二片) )T (T (可选可选) )CLK CLK RESETRESETREADYREADYMN/MXMN/MXALEALEBHEBHEA A1919A A1616ADAD1515ADAD0 080868086DENDENDT/RDT/RM/IOM/IOWRWRRDRDINTRINTRINTAINTA存储器存储器I/OI/O端口端口控制总线控制总线数据总线数据总线 D15D8D15D8数据总线数据总线 D7D0D7D0地址总线地址总线 A19A0A19A0A15A0A15A0A19A0A19A0182.3.4 最小模式下总线写操作向存储器或

12、I/O端口写入数据的时序: （1）T1状态首先要用信号 指出CPU是写内存还是写I/O端口，该信号在T1状态有效（见），并一直保持到整个总线周期的结束即T4状态。20位地址信号通过多路复用总线输出，高4位通过A19/S6A16/S3送出，低16位由AD15AD0送出（见）IO/M19如果写奇地址，则 信号也在T1状态送出（见），表示高8位数据总线上的信息可以使用，该信号常作为奇地址存储体的体选信号，偶地址存储体的体选信号为最低位地址A0。 ALE 输出正脉冲作为地址锁存信号（见）。在ALE的下降沿之前，地址信号均已有效。利用ALE的下降沿将地址锁存到锁存器8282（或74LS373）中。当系统

13、中接有数据总线收发器时，数据传输方向的控制信号 输出高电平，表示本总线周期为写周期。（见） BHER/DT20（2）T2状态在T2状态，地址信号消失，CPU立即往AD15AD0发出数据（见），数据信息会一直保持到T4状态的中间 ；而A19/S6A16/S3上输出状态信息S7S3（见、）。 写信号输出，送到系统中所有的存储器和I/O接口芯片，只有被地址信号选中的存储单元或I/O端口，才会被写入数据（见） 。 信号在T2状态变为低电平（见），从而使系统中总线收发器，获得数据允许信号。WRDEN21（3）T3状态CPU继续提供状态信息和数据，并且继续维持 、 及 、 信号为有效电平。（4）TW状态C

14、PU在T3状态的前沿对READY信号进行采样。如果READY信号为低电平，则在T3和T4之间插入1个等待状态TW，数据总线上仍保持要写入的数据。在每个TW的前沿对READY信号继续采样，直到接收到高电平的READY信号后，进入T4状态。（5）T4状态CPU认为存储器或I/O端口已经完成数据的写入，数据从数据总线上撤除，各控制信号线和状态信号线进入无效状态，总线收发器不再工作。WRDENIO/M22图图2-12 2-12 80868086写周期写周期时序时序T T1 1T T2 2T T3 3T T4 4T TW WCLKCLK地址输出地址输出数数 据据 输输 出出ADAD1515ADAD0 0

15、ALEALE 高为写内存高为写内存 低为写低为写 I/OI/OM/IOM/IOWRWRDT/RDT/RDENDENA A1919/S/S6 6A A1616/S/S3 3地址输出地址输出 状态输出状态输出BHE/SBHE/S7 7BHEBHE输出输出232.3.5 中断操作1. 概念当系统运行或者程序运行期间，在遇到某些紧急事件时，需要计算机暂停正在执行的程序，自动转去执行处理紧急事件的子程序，当紧急事件处理完毕后，恢复原来的状态，再继续执行原来的程序。这种对紧急事件的处理模式，称为中断。中断源和中断类型号：引起中断的事件称为中断源。中断源一般有多个（IBM-PC可有256个），为区分各个中断

16、源，给每个中断源一个二进制编号，该编号称为该中断源的中断类型号。中断处理程序：处理紧急事件的子程序。242. 中断向量CPU接收到某个中断时，要自动转到相应的中断处理程序中执行，必须要知道该中断源对应的中断处理程序在内存中的位置（该中断处理程序事先必须编制好），势必要查找该中断源对应的中断向量。中断向量：中断处理程序在内存中的入口地址。每个中断向量占4个字节（前2个字节存放偏移量，后2个字节存放段地址），一般存放在存储器的低地址区（0段03FFH内存区）。中断向量入口地址与中断类型号之间的关系： 中断向量入口地址4中断类型号中断向量表：把各个中断所对应的中断向量按照一定顺序排列成一个地址表，称

17、为中断向量表；这些地址指明了各个中断处理子程序在内存中的位置。258086中断向量表位于内存0段的03FFH，最多可容纳256个中断向量。04：为专用中断指针，用户不能对其修改。531：为保留中断指针，这是Intel公司保留的中断指针，用户不应使用。32255：为用户使用的中断指针，它可由用户指定。003003FFHFFH003003FCHFCH00080H00080H0007CH0007CH00014H00014H00012H00012H0000CH0000CH00008H00008H00004H00004H00000H00000H用户可用用户可用中断向量中断向量(224(224个）个）16

18、16 位位段地址段地址偏移量偏移量255255号向量号向量3232号向量号向量3131号向量号向量5 5号向量号向量4 4号向量号向量 ( (溢出溢出) )3 3号向量号向量2 2号向量（非屏蔽）号向量（非屏蔽）1 1号向量（单步）号向量（单步）0 0号向量（除法错）号向量（除法错）系统保留系统保留中断向量中断向量(27(27个）个）专用专用中断向量中断向量(5(5个）个）26取中断向量取中断向量中断处理程序中断处理程序得到中断号得到中断号向量地址向量地址= =4AH4AH 4 4=128H=128H类型类型49H49H中断向量中断向量类型类型4BH4BH中断向量中断向量0:120:124 4

19、:125:125:126:126:127:127:128:128:129:129:12A:12A:12B:12B:12C:12C:12D:12D:12E:12E:12F:12F18051805F000F000IPIPCSCSSTISTIPUSH DSPUSH DSIRETIRET0F000:18050F000:1805转入转入中断中断处理处理程序程序中断返回中断返回CPUCPU对中断对中断的处理过程的处理过程050518180000F0F0中断源中断源4AH4AH273. 中断类型8086中断系统，可以处理256种不同的中断，对应中断类型码为0255。这256种中断可分为两大类：硬件中断（外部

20、中断）软件中断（内部中断）硬件中断是通过外部的硬件产生的，分为：不可屏蔽中断（NMI）可屏蔽中断（INTR）28不可屏蔽中断（NMI）中断请求通过NMI引腿进入CPU。整个系统中只有1个不可屏蔽中断（中断类型号为2），无需外部送入中断类型号。无中断响应周期。不受中断允许标志IF的屏蔽，即不受IF的影响。NMI由01后要维持至少4个连续的CPU时钟周期的高电平，否则不能被识别；NMI由10后要维持至少4个连续的CPU时钟周期的低电平，否则新的NMI请求不能被识别。当NMI引腿上出现中断请求时，不管CPU当前正在做什么事情，都会响应这个中断请求而进入对应的中断处理程序。在实际系统中，不可屏蔽中断一

21、般用来处理系统重大故障，如系统掉电处理。29可屏蔽中断（INTR）中断请求通过INTR引腿进入CPU，中断响应由INTA引脚输出，中断类型号由外部送入CPU。受中断允许标志IF影响：只有当IF=1时，可屏蔽中断才能进入；当IF=0，可屏蔽中断受到禁止。IF可由程序设置（STI置IF=1，CLI置IF=0）。当CPU正在处理某个中断时，如果外部又有级别更高的中断请求，则可以实现中断的嵌套。CPU一般只能响应1个INTR，若需要响应多个INTR，需外加中断控制器（如8259）。中断控制器是具体执行优先级管理和排队的部件。当8086/8088系统中使用中断控制器时，可以允许外部有多达几十个中断源。3

22、0软件中断（如： INT 21H）软件中断是CPU根据软件中的某条指令，或对标志寄存器中某个标志（TF）的设置而产生的。中断类型号由指令直接或间接提供，不执行中断响应总线周期。软件中断完全和硬件电路无关。典型的软件中断是除数为0引起的中断和中断指令引起的中断。软件中断的特点：是指令中指定的，或隐含的，或是预定的。除单步中断外，其他内部中断的优先级都比外部中断的要高且不能被IF屏蔽；单步中断的优先级是所有中断里最低的（TF=0时屏蔽中断，TF=1时开中断）。31 图215 8086/8088的中断分类中中 断断 逻逻 辑辑INT INT n n 指令指令单步单步中断中断INTINT0 0指令指令

23、除数为除数为0 0中断中断INT3INT3指令指令可屏蔽中断请求可屏蔽中断请求非屏蔽中断请求非屏蔽中断请求NMINMI中中断断控控制制器器（8259A8259A）INTRINTR硬件中断硬件中断软件中断软件中断8086/8088 CPU8086/8088 CPUINTAINTA32结束当前指令结束当前指令IF=1IF=1？取中断类型码取中断类型码执行下一条指令执行下一条指令保护现场保护现场返回断点返回断点进入中断处理程序进入中断处理程序恢复现场恢复现场是是响应响应中断中断是是是是是是是是否否否否否否否否是内部中断？是内部中断？是非屏蔽中断？是非屏蔽中断？是可屏蔽中断？是可屏蔽中断？TF=1TF

24、=1？8086/8088对中断的响应有有无无有有NMINMI吗？吗？执行中断处理程序执行中断处理程序33中断优先级顺序中断源中断源优先级优先级除法错、除法错、INT nINT n，INT OINT O最高最高NMINMIINTRINTR单步（陷阱）单步（陷阱）最低最低344. 硬件中断过程及时序（1）可屏蔽中断的响应过程当CPU在INTR引腿上接收到一个高电平的中断请求信号，并且IF=1时，CPU就会在当前指令执行完以后，开始响应外部的中断请求。CPU往引腿 上发两个负脉冲，外设接口接到第二个负脉冲以后，立即往数据线上（D7D0）给CPU送来中断类型码。INTAINTA35（2）8086中断响

25、应的总线周期图图2-16 80862-16 8086的中断响应总线周期的中断响应总线周期 T T1 1T T2 2T T3 3T T4 4中断类型中断类型ADAD7 7ADAD0 0三个空闲状态三个空闲状态T T1 1T T2 2T T3 3T T4 4T TI IT TI IT TI ICLKCLKALEALEINTAINTA368086的中断响应要用两个总线周期：在两个总线周期中，CPU从引腿 上往外设接口发2个负脉冲。外设接口（中断控制器）收到第二个负脉冲以后，立即把中断类型码送到数据总线的低8位D7D0上，传输给CPU。中断响应的第一个总线周期用来通知发中断请求的设备，CPU准备响应中

26、断，现在应该准备好中断类型码；在第二个总线响应周期中，CPU接收外设接口发来的中断类型码，以便据此得到中断处理子程序的入口地址。INTA37中断类型码必须通过16位数据总线的低8位传送给8086，所以提供中断向量的外设接口（中断控制器）必须接在数据总线的低8位上。只有在8086工作于最小模式时，才从引腿上发中断响应脉冲 ；如果工作在最大模式，则通过总线控制器从 组合出中断响应脉冲送给外设接口。 8086在两个中断响应周期之间可以插入23个空闲状态。而8088系统则不插入空闲状态。INTA321SSS、38（2）CPU在响应外部中断过程中，要完成的工作：从数据总线上读取中断类型码，将其存入内部暂

27、存器。（2个中断响应总线周期）将标志寄存器的值推入堆栈（保护现场）。（1个总线写周期：将标志寄存器压入堆栈）把标志寄存器的中断允许标志IF和单步标志TF清零。将IF清零是为了能够在中断响应过程中暂时屏蔽外部其他中断，以免还没有完成对当前中断的响应过程而又被另一个中断请求所打断；1)清除TF是为了避免CPU以单步方式执行中断处理子程序。 39将断点保护到堆栈中。断点指响应中断时，主程序中当前指令下面的一条指令的地址，包括代码段寄存器CS的值和指令指针IP的值。（2个总线写周期：主程序CS, IP压入堆栈）根据中断类型码，到内存0000段的中断向量表中找到中断向量，再根据中断向量转入相应的中断处理

28、子程序。（2个总线读周期：读中断向量到IP和CS）40（3）非屏蔽中断NMI的响应过程响应NMI请求与响应INTR请求时的动作基本相同，差别仅在于不从外部设备读取中断类型码。(对软件中断，中断类型码包含在指令中，因而也不需从外部读取中断类型码）NMI对应中断类型为2，CPU直接从中断向量表中读取00000008H、0009H、000AH、000BH这4个单元内对应的中断向量。412.4 8086的存储器及I/O组织2.4.1 8086的存储器地址8086 CPU有20条地址线，存储器地址的编址范围是00000HFFFFFH，共1M（220）字节的存储空间。8086内部的寄存器都是16位的，无法

29、直接对1M的内存空间进行寻址，因而对内存空间引入了分段的概念 。存储单元地址表示方式：逻辑地址(相对地址）：由段地址和段内偏移量两部分构成（xxxx:xxxxH）；段地址存放在段寄存器（CS、DS、SS、ES）中，偏移量由IP、SP、BP、SI、DI、BX等寄存器提供。物理地址(绝对地址）：xxxxxH（5个16进制位）42CS，DS，SS和ES，这四个段寄存器存放了CPU当前可以寻址的四个段的基址。可以从这四个段寄存器规定的逻辑段中存取指令代码和数据。代码段代码段数据段数据段堆栈段堆栈段扩展段扩展段CSCS04000400DSDS28002800SSSSA000A000ESESAC00AC0

30、000000H00000H04000H04000H13FFFH13FFFH28000H28000H37FFFH37FFFHA0000HA0000HAC000HAC000HAFFFFHAFFFFHBBFFFHBBFFFHFFFFFHFFFFFH64K64K64K64K64K64K64K64K低地址低地址高地址高地址00000000：00000000字节字节43存储单元的物理地址：将段寄存器的内容左移4个2进制位（相当于乘十进制数16），得到一个20位的值，然后加上16位的段内偏移量。由逻辑地址得到物理地址计算公式：物理地址段地址16段内偏移量例： CS = 3000H, IP= 2000H, 物

31、理地址32000H同一物理地址可以由不同的段地址和偏移量表示。段地址的引入，为程序在内存中浮动创造了条件。因为一般用户程序只涉及偏移地址，段地址的程序装入内存可由操作系统动态分配。44 段寄存器值段寄存器值1616位位段内偏移值段内偏移值1616位位4 4位位+ +物理地址物理地址2020位位IPIPCSCSSISI 、 DIDI或或BXBXDSDSSPSP或或BPBPSSSS代码段代码段数据段数据段堆栈段堆栈段存储器存储器存储器物理地址的计算方法段寄存器与其他寄存器组合指向存储单元示意图452.4.2 8086的存储器结构8086系统中将1MB存储空间分成两个512KB的存储体。一个存储体中

32、包含偶数地址，另一个存储体中包含奇数地址。偶地址偶地址存储体存储体512K512K8 8A0=0A0=0奇地址奇地址存储体存储体512K512K8 8A0=1A0=10000000000000020000200001000010000300003FFFFEFFFFEFFFFFFFFFF图2-19 存储体地址空间分配46用A0、BHE来区分两个存储体。对任何一个存储体的访问只需要19位地址码（A19A1） BHE和A0的意义操作操作BHEA0使用的数据线使用的数据线传送偶地址的一个字节传送偶地址的一个字节10AD7AD0传送奇地址的一个字节传送奇地址的一个字节01AD15AD8存取规则字存取规则

33、字 (从偶地址开始从偶地址开始)00AD15AD0存取不规则字存取不规则字（从奇地址开始）（从奇地址开始）01AD15AD8(第第1个总线周期个总线周期)10AD7AD0(第第2个总线周期个总线周期)47图2-20 存储体与总线的连接D D7 7 D D0 0奇地址存储体奇地址存储体SEL ASEL A1818 A A1 1D D7 7 D D0 0偶地址存储体偶地址存储体SEL ASEL A1818 A A1 1BHEBHED D1515 D D8 8D D7 7 D D0 0数据总线数据总线 DBDB7070数据总线数据总线 DBDB158158A A0 0A A1919 A A1 1地址

34、总线地址总线48图2-21 CPU往存储器写入1个字节或1个字的示意图80868086存储器存储器较低地址较低地址偶地址偶地址奇地址奇地址较高地址较高地址（a a）向偶地址写）向偶地址写1 1个字节个字节80868086较低地址较低地址偶地址偶地址奇地址奇地址较高地址较高地址（b b）向奇地址写向奇地址写1 1个字节个字节80868086较低地址较低地址偶地址偶地址奇地址奇地址较高地址较高地址（c c）向偶地址写向偶地址写1 1个字（规则字操作）个字（规则字操作）80868086较低地址较低地址偶地址偶地址奇地址奇地址较高地址较高地址（d d）向奇地址写向奇地址写1 1个字（非规则字操作）个字

35、（非规则字操作）偶地址偶地址奇地址奇地址深色虚线箭头为深色虚线箭头为忽略了的写字节忽略了的写字节操作操作492.4.3 8086的I/O组织端口：8086系统和外部设备之间都是通过I/O芯片来联系的，每个I/O芯片都有1个或几个端口（1个端口一般对应了芯片内部的1个或者1组寄存器）。CPU通过端口来访问I/O芯片，以实现CPU和I/O芯片之间的数据交互。端口地址：为了区分各个端口以便于CPU访问，系统给每个端口分配一个地址，此地址叫该端口的端口地址，或端口号。各个端口号不能重复。端口地址分配：对端口地址进行分配，有两种方式：存储器统一编址方式I/O独立编址方式。50图2-16 存储器统一编址方

36、式和I/O独立编址方式示意图（a）存储器统一编址方式示意图将内存中一部分存储单元供将内存中一部分存储单元供I/OI/O端口使用；可用访问内存端口使用；可用访问内存单元的指令来访问单元的指令来访问I/OI/O端口。端口。 （b）I/O独立编址方式示意图内存和内存和I/OI/O端口分别采用各自端口分别采用各自独立的地址空间；必须要有独立的地址空间；必须要有专用指令来访问专用指令来访问I/OI/O端口。端口。I/O空间空间0000HFFFFH00000H内存空间内存空间FFFFFH1M00000H内存空间内存空间供供I/O接口接口使用使用FFFFFH518086系统端口地址8086系统采用I/O独立

37、编址方式。8086CPU中通过M/IO引脚电平来区分对内存访问还是对I/O访问。专用I/O指令：读操作（IN指令 RD有效，WR无效）写操作（OUT指令 WR有效，RD无效）端口地址空间为64KB（地址范围0000FFFFH ）。8086CPU的PC/XT微机中，只使用了十位端口地址A9A0，共1KB空间。前256个端口（0000H00FFH）供给系统板上I/O接口芯片。后768个端口（0100H03FFH）供给扩展槽上I/O接口控制卡或做在主板上的I/O接口电路使用（如硬盘接口）。52系统板上接口芯片的端口地址系统板上接口芯片的端口地址DMAC1, DMAC2DMA页面寄存器页面寄存器000

38、0001FH, 00C000DFH0080009FH中断控制器中断控制器1, 中断控制器中断控制器20020003FH, 00A000BFH定时器定时器并行接口芯片（键盘接口）并行接口芯片（键盘接口）RT/CMOS RAM协处理器协处理器0040005FH0060006FH0070007FH00F000FFHI/O通道端口地址通道端口地址游戏控制卡游戏控制卡0200020FH并行控制卡并行控制卡1, 并行控制卡并行控制卡20370037FH, 0270027FH串行控制卡串行控制卡1, 串行控制卡串行控制卡203F803FFH, 02F802FFH原型插件板（用户可用）原型插件板（用户可用）0

39、300031FH同步通信卡同步通信卡1, 同步通信卡同步通信卡203A003AFH, 0380038FH单显单显MDA ，彩显，彩显CGA, 彩显彩显EGA/VGA03B003BFH, 03D003DFH, 03C003CFH软驱控制器软驱控制器, 硬驱控制器硬驱控制器03F003FFH, 01F001FFHPC网卡网卡0360036FH53本章要点总线接口部件 (BIU) 和执行部件（EU） 的功能及特点最小工作模式和最大工作模式的特点与区别最小工作模式典型连接电路指令周期、总线周期、机器周期最小模式下的总线读/写操作时序，及其与典型电路对应关系中断概念、中断向量和各种类型中断的特点。808

40、6的存储器的逻辑地址、物理地址，及其相互关系8086的存储体结构，规则字/不规则字的操作8086 I/O端口组织54习 题1. 计算(10101.01)2+(10101.01) 压缩BCD+(15.4)16 = ( )102. 8086与8088微处理器的主要区别是什么？3. 总结8086/8088最小模式和最大模式的不同点。4. 软件中断、不可屏蔽中断和可屏蔽中断的各自特点。5. 往内存单元1000：2000H开始依次存放三个字数据：1234H, 5678H，9ABCH，则物理地址12004H单元中存放的数据是 H，存放此3个字数据需要 个总线周期.6. 已知部分内存分布如右图所示， 则中断

41、类型号为22H的中断向量的入口地址为 H，其对应的中断处理程序段地址和偏移地址分别为 H和 H。7. 最小模式下，从内存读入一个字符到8086CPU，CPU引脚M/IO 、A19AD0、RD、ALE、DEN有效的先后顺序是 。8. CPU执行减法4AE0H9090H 后，标志寄存器中SF 、ZF 、CF 、OF 。 地址0087H0088H0089H008AH008BH01H78HB6H23HA1H8086/8088 CPU 在最小模式下实现多主控部件最大模式的主要特点是：CPU的主要控制信号不是独立的信号引脚形式，而是信号组合的形式。好处：（1）扩充了控制信号的类型和数量；（2）使得系统可以构建两套（层）总线。外部增加的专用器件称为总线控制器，主要用于组合控制信号的译码及总线管理。 8288的主要功能为：（1）对CPU最大模式下的组合控制信号进行译码，产生多个独立的控制信号，扩展CPU控制总线的功能。（2）对自身译码后的控制信号以及地址锁存器和数据收发器进行管理，使CPU能够独占系统总线或者与其它主控部件共享系统总线（隔离或开通CPU与系统总线的联系）。练习