第八章Sequential Logic Design Practices(2014)—part 1——廖昌俊

1、数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 1 1Chapter 8 Sequential Logic Design Practices ( ( 时序逻辑设计实践时序逻辑设计实践) )SSI Latches and Flip-Flops ( (SSI型锁存器和触发器型锁存器和触发器) )MSI Device: Counters, Shift Registers ( (MSI器件：计数器、移位寄存器器件：计数器、移位寄存器) )Others: Documents, Iterative, Failure and Metastability ( (其它：

2、文档、迭代、故障和亚稳定性其它：文档、迭代、故障和亚稳定性) )数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 2 28.1 Sequential-Circuit Documentation Standards ( (时序电路文档标准时序电路文档标准) )General Requirements (一般要求一般要求) Logic Symbols (逻辑符号逻辑符号)：Edge-Triggered, Master/Slave Output ( 边沿触发、主从输出边沿触发、主从输出 )Asynchronous Preset (at the Top) and

3、 Clear (at the Bottom) ( 异步预置（顶端）、异步清零（底端）异步预置（顶端）、异步清零（底端） )State-Machine Description (状态机描述状态机描述)Word descriptions, State tables, State Diagrams, Transition Lists (文字、状态表、状态图、状态转移列表文字、状态表、状态图、状态转移列表)Timing Diagrams and Specifications ( 时序图及其规范时序图及其规范)数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 3

4、3CLOCKHtLtclkt触发器输出触发器输出ffpdtcombt组合电路输出组合电路输出触发器输入触发器输入holdtsetupt建立时间容限建立时间容限setupcomb(max)(max)ffpdclktttt保持时间容限保持时间容限holdcomb(min)min(ffpdttt数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 4 48.2 Latches and Flip-Flops( ( 锁存器和触发器锁存器和触发器) )SSI Latches and Flip-Flops1Q 1Q2Q2Q3Q3Q4Q4Q1,2C1D2D3,4C3D4D7

5、4x375D LatchesPRD Q CLK QCLR74x74PRJ Q CLK K QCLR74x109PRJ Q CLK K QCLR74x112 图图8-38-3引脚引脚数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 5 5Switch Debouncing ( (开关消抖开关消抖) )+5VSW_LDSWPush(开关闭合开关闭合)SW_LDSWPush(开开关闭合关闭合)First Contact(闭合第闭合第1次接触次接触)ContactBounce(触点触点抖动抖动)SW_LDSWIdeal Case (理想情况理想情况)数字逻辑设计

6、及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 6 6SW_LSW0011SW_LSW0011开关闭合开关闭合0011SW_LSW0011SW_LSW1100优点优点: 1、使用芯片数少、使用芯片数少; 2、 不需要上拉电阻不需要上拉电阻; 3、可以产生两种极性的输入信号、可以产生两种极性的输入信号. 数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 7 7SW_LSWDSWPush(开关闭合开关闭合) 图图8-5问题：问题：q 为什么不应该同高速为什么不应该同高速CMOSCMOS器件一起使用？器件一起使用？QQLS QR

7、Q+5V避免门输出发生瞬时短路避免门输出发生瞬时短路用S-R锁存器进行消抖的开关输入数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 8 8Bus Holder Circuit ( (总线保持电路总线保持电路) )三态总线：任何时刻，最多只有一个输出可以驱动总线三态总线：任何时刻，最多只有一个输出可以驱动总线没有没有输出去驱动总线，总线输出去驱动总线，总线“悬空悬空”，会如何？，会如何？造成流入器件输出端的电流过大造成流入器件输出端的电流过大解决办法：接上拉电阻到高电平解决办法：接上拉电阻到高电平问题：上拉电阻阻值的选取？问题：上拉电阻阻值的选取？过大，

8、过大，RC时间常数大，转换时间慢时间常数大，转换时间慢过小，消耗的电流太多过小，消耗的电流太多数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 9 9Bus Holder Circuit ( (总线保持电路总线保持电路) )ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA线路由高线路由高/低变为低变为悬空时，悬空时，总线保持原态总线保持原态线路在高线路在高/低间低间转换时，转换时，总线通过电阻总线通过电阻R提供小电流提供小电流数字逻辑设计及应用数字逻辑设计及应用电子

9、科技大学电子科技大学廖昌俊廖昌俊20142014 1010D QC QD QC QD QC QD QC QDIN3:0 WRDOUT3:0RDMultibit Registers and Latches( (多位锁存器和寄存器多位锁存器和寄存器) )回顾：回顾：锁存器的应用锁存器的应用 多位锁存器多位锁存器寄存器（寄存器（register）共用同一时钟的多个共用同一时钟的多个D 触发器组合在一起触发器组合在一起通常用来存储一组通常用来存储一组相关的二进制数。相关的二进制数。数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 11 114-bit Regis

10、ter(4(4位寄存器位寄存器7474x175)x175)6 6位寄存器位寄存器7474x174x174 图图8-98-91D2D3D4DCLKCLR_L数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 12128位寄存器位寄存器74x374（三态输出）三态输出）OE输出使能输出使能数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 13137474x377x377（时钟使能）（时钟使能）7474x374x374（输出使能）输出使能）7474x273x273（异步清零）异步清零）CLK数字逻辑设计及应用数字逻辑设计及

11、应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 141474x377（ Clock Enable,时钟使能时钟使能）ENEN二选一多路复用结构二选一多路复用结构数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 1515寄存器（寄存器（register）和锁存器（和锁存器（latch）有什么区别？有什么区别？ 寄存器：寄存器：边沿触发特性边沿触发特性 锁存器：锁存器：C有效期间输出跟随输入变化有效期间输出跟随输入变化74x374输出使能输出使能8位寄存器位寄存器74x373输出使能输出使能8位锁存器位锁存器数字逻辑设计及应用数字逻辑设计及应用电子

12、科技大学电子科技大学廖昌俊廖昌俊20142014 16168.4 Counter ( (计数器计数器) )Modulus: The number of states in the cycle （模（模：循环中的状态个数循环中的状态个数）A modulo-m counter, or sometimes, a divide-by-m counter ( 模模m计数器计数器, 又称又称 m分频计数器）分频计数器）Any clock sequential circuit whose state diagramContain a Single cycle.(状态图中包含有一个循环的任何时钟时序电路状态图

13、中包含有一个循环的任何时钟时序电路)数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 17178.4 Counter ( (计数器计数器) )An n-bit binary counter (n位二进制计数器位二进制计数器)S1S2S3SmS5S4ENENENENENENENENENENENENEN数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 1818计数器的分类计数器的分类按时钟：同步、异步按时钟：同步、异步按计数方式：加法、减法、可逆按计数方式：加法、减法、可逆按编码方式：二进制、十进制按编码方式：二进制、

14、十进制BCD码、循环码码、循环码计数器的功能计数器的功能计数、分频、定时、产生脉冲序列、数字运算计数、分频、定时、产生脉冲序列、数字运算本节内容本节内容行波计数器、同步计数器行波计数器、同步计数器MSI型计数器及其应用型计数器及其应用二进制计数器状态的译码二进制计数器状态的译码数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 1919ripple counter（行波计数器（行波计数器） 利用利用 T T 触发器实现：触发器实现：考虑二进制计数顺序：考虑二进制计数顺序：只有当第只有当第 i-1 i-1 位由位由1 10 0时，时，第第 i i 位才翻转。

15、位才翻转。Q* = QQQCKT1CLKQQCKQQCKQQCKQQCKQ0Q1Q2Q3T1T1T1T1数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 2020CLKQ0Q1Q2速度慢，速度慢，最坏情况，第最坏情况，第n位要经过位要经过 ntTQ 的延迟时间的延迟时间 异步时序异步时序CLKQQCKQQCKQQCKQQCKQ0Q1Q2Q3T1T1T1T1数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 2121Synchronous Binary Up Counters( (同步二进制加法计数器同步二进制加法计数

16、器) )1 0 1 1 0 1 1+ 11 0 1 1 1 0 0在多位二进制数的末位加在多位二进制数的末位加 1，仅当第仅当第 i 位以下的各位都为位以下的各位都为 1 时，时，第第 i 位的状态才会改变。位的状态才会改变。最低位的状态每次加最低位的状态每次加1都要改变。都要改变。EN QT Q 利用有使能端的利用有使能端的 T T 触发器实现：触发器实现：Q* = ENQ + ENQ = EN Q通过通过EN端进行控制，端进行控制，需要翻转时，使需要翻转时，使 EN = 1 ENi = Qi-1 Qi-2 Q1 Q0EN0 = ? 1数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技

17、大学廖昌俊廖昌俊20142014 2222Synchronous Counter ( (同步计数器同步计数器) )1CLKQ0Q1Q2C如何加入使能端？如何加入使能端？数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 2323Synchronous Counters with Enable Input( (有使能端的同步计数器有使能端的同步计数器) )CNTEN低位低位 LSB高位高位 MSB串行使能串行使能数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 2424CNTEN并行使能并行使能高位高位 MSB低位低位

18、 LSBSynchronous Counters with Enable Input( (有使能端的同步计数器有使能端的同步计数器) )数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 2525Synchronous Binary Up Counters( (同步二进制加法计数器同步二进制加法计数器) )1 0 1 1 0 1 1+ 11 0 1 1 1 0 0在多位二进制数的末位加在多位二进制数的末位加 1，仅当第仅当第 i 位以下的各位都为位以下的各位都为 1 时，时，第第 i 位的状态才会改变。位的状态才会改变。最低位的状态每次加最低位的状态每次加

19、1都要改变。都要改变。对于对于D触发器：触发器：Q* = DDi = (Qi-1 Q1 Q0) QD Q CLK Q= EN Q考虑考虑 T 触发器：触发器：Q* = EN Q 利用利用 D D 触发器实现：触发器实现：D0 = 1 Q = Q数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 2626CLKEN同步清零和预置数同步清零和预置数Q0Q1Q2Q3D0D1D2D3数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 2727LD_LCLR_LA计数功能的电路计数功能的电路Qi* = (Qi-1 Q1 Q0)

20、QQASynchronous Clear and Load(同步清零和预置数功能同步清零和预置数功能) 图图 8-28数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 2828A 4-Bit Binary Counter 74x163 ( (4 4位二进制计数器位二进制计数器) )CLR同步清零同步清零LD同步预置数同步预置数RCO进位输出进位输出ENPENT使能端使能端进位输出清零进位输出清零数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 2929A 4-Bit Binary Counter 74x163 (

21、(4 4位二进制计数器位二进制计数器) )74x163的功能表的功能表01111CLK工作状态工作状态同步清零同步清零同步置数同步置数保持保持保持保持, ,RCO=0计数计数CLR_L LD_L ENP ENT0111 0 1 0 1 174x161异步清零异步清零数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 30307474x163x163工作于自由运行模式时的接线方法工作于自由运行模式时的接线方法数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 3131自由运行的自由运行的163可以用作可以用作2、4、8和

22、和16分频计数器分频计数器012345678910 11 12 13 14 150数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 3232Other MSI Counters( (其它其它MSIMSI计数器计数器) )74x160、74x1621位十进制（位十进制（BCD）加法计数器（异、同步清零）加法计数器（异、同步清零）01234567890QAQBQCQDQC、QD都是十分频，但占空比不是都是十分频，但占空比不是50数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 3333Other MSI Counter

23、s ( (其它其它MSIMSI计数器计数器) )74x169可逆计数器74x160、74x1621位十进制（位十进制（BCD）加法计数器（异、同步清零）加法计数器（异、同步清零）UP/DNUP/DN = 1 加法计数（升序）加法计数（升序）UP/DN = 0 减法计数（降序）减法计数（降序）使能输入使能输入进位输出进位输出低电平有效低电平有效数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 3434ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA如何控制地址端自动如

24、何控制地址端自动轮流选择输出轮流选择输出Y0Y7 计数器的应用计数器的应用数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 3535二进制计数器状态的译码若在一次状态转移中有若在一次状态转移中有2 2位或多位计数位同时变化，位或多位计数位同时变化，译码器输出端可能会产生译码器输出端可能会产生“尖峰脉冲尖峰脉冲” 功能性冒险功能性冒险0 01 12 23 34 45 56 67 70 01 12 2数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 3636 CLK 8 8位寄存器位寄存器改进：消除改进：消除“毛刺毛刺

25、”还有更好的办法。还有更好的办法。数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 3737Any Modulus Counter( (任意模值计数器任意模值计数器) )利用利用SSI器件构成器件构成 时钟同步状态机设计时钟同步状态机设计利用利用MSI计数芯片构成计数芯片构成 利用利用n位二进制计数器实现模位二进制计数器实现模m计数器计数器 分两种情况考虑：分两种情况考虑： m 2n 清零法、置数法清零法、置数法数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 3838用用4 4位二进制计数器位二进制计数器7474

26、x163x163实现模实现模11 11计数器计数器q 清零法清零法S0S1S2S3S4S12S11S10S9S8S7S6S5S13S14S15计数到计数到1010时，时，利用同步清零端利用同步清零端强制为强制为0000。 m2m2n n 情况情况数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 3939用用4 4位二进制计数器位二进制计数器7474x163x163实现模实现模11 11计数器计数器q 清零法清零法计数到计数到1010时，时，利用同步清零端利用同步清零端强制为强制为0000。 m2m2n n 情况情况CLKQ0Q1Q2Q3思考：思考：如果是

27、如果是74x161（异步清零）（异步清零）可以这样连接吗？可以这样连接吗？ 利用利用10111011状态异步清零，会出现状态异步清零，会出现“毛刺毛刺”数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 4040用用4 4位二进制计数器位二进制计数器7474x163x163实现模实现模11 11计数器计数器q 置数法置数法 m2m2n n 情况情况S0S1S2S3S4S12S11S10S9S8S7S6S5S13S14S15计数到计数到1111时，时，利用同步预置数端利用同步预置数端强制输出为强制输出为0101数字逻辑设计及应用数字逻辑设计及应用电子科技大学电子科技大学廖昌俊廖昌俊20142014 4141用用4 4位二进制计数器位二进制计数器7474x163x163实现模实现模11 11计数器计数器q 置数法置数法 m2m 2n）先进行级联，再整体置零或预置数例：用74x163构造模193计数器 两片163级联得8位二进制计数器（0255） 采用整体清零法，0192 采用整体预置数法，6325