第8章-有限状态机设计技术

1、第第8章章有限状态机设计技术有限状态机设计技术 n时序电路中任一时刻的输出，不仅取决时序电路中任一时刻的输出，不仅取决于当时的输入，还取决于电路原来的状于当时的输入，还取决于电路原来的状态，即与过去的输入情况有关。态，即与过去的输入情况有关。存储电路组合逻辑电路x1xnz1zmq1qjy1yk),(njnnnmmqqqxxxfz 2121),(njnnnkkqqqxxxgy 2121),(21211njnnkjnjqqqyyyhq n 同步时序逻辑电路所有触发同步时序逻辑电路所有触发 器的状态变化都是在同一时器的状态变化都是在同一时 钟信号作用下同时发生的。钟信号作用下同时发生的。8.1 Ve

2、rilog状态机的一般形式状态机的一般形式 8.1.1 状态机的特点与优势状态机的特点与优势 （1）高效的顺序控制模型。）高效的顺序控制模型。（2）容易利用现成的）容易利用现成的EDA工具进行优化设计。工具进行优化设计。（3）系统性能稳定。）系统性能稳定。（4）设计实现效率高。）设计实现效率高。（5）高速性能。）高速性能。（6）高可靠性能。）高可靠性能。8.1 Verilog状态机的一般形式状态机的一般形式 8.1.2 状态机的一般结构状态机的一般结构 1. 说明部分说明部分 8.1 Verilog状态机的一般形式状态机的一般形式 8.1.2 状态机的一般结构状态机的一般结构 2. 主控时序过

3、程主控时序过程 3. 主控组合过程主控组合过程 8.1 Verilog状态机的一般形式状态机的一般形式 8.1.2 状态机的一般结构状态机的一般结构 4. 辅助过程辅助过程 接下页接下页8.1 Verilog状态机的一般形式状态机的一般形式 接上页接上页8.1 Verilog状态机的一般形式状态机的一般形式 8.1.2 状态机的一般结构状态机的一般结构 4. 辅助过程辅助过程 8.1 Verilog状态机的一般形式状态机的一般形式 8.1.3 初始控制与表述初始控制与表述 8.2 Moore型状态机及其设计型状态机及其设计MooreMoore机模型机模型: :状态寄存器次态逻辑输出逻辑输出输入

4、时钟Mealy机模型：状态寄存器次态逻辑输出逻辑输出输入时钟这里就是Moore状态机和Mealy的不同所在,Mealy机模型的输出与输入有关。Mealy:输出状态不仅与存储电路的状态Q有关，而且与外部输入X也有关。Moore:输出状态仅与存储电路的状态Q有关，而与输入X无直接关系。或者没有单独的输出。8.2 Moore型状态机及其设计型状态机及其设计 8.2.1 多过程结构型状态机多过程结构型状态机 8.2 Moore型状态机及其设计型状态机及其设计 8.2.1 多过程结构型状态机多过程结构型状态机 8.2 Moore型状态机及其设计型状态机及其设计 8.2.1 多过程结构型状态机多过程结构型

5、状态机 8.2 Moore型状态机及其设计型状态机及其设计 8.2.1 多过程结构型状态机多过程结构型状态机 接下页接下页8.2 Moore型状态机及其设计型状态机及其设计 8.2.1 多过程结构型状态机多过程结构型状态机 接上页接上页8.2 Moore型状态机及其设计型状态机及其设计 8.2.1 多过程结构型状态机多过程结构型状态机 8.2 Moore型状态机及其设计型状态机及其设计 8.2.1 多过程结构型状态机多过程结构型状态机 8.2.2 序列检测器及其状态机设计序列检测器及其状态机设计 8.2 Moore型状态机及其设计型状态机及其设计 8.2.2 序列检测器及其状态机设计序列检测器

6、及其状态机设计 8.3 Mealy型状态机设计型状态机设计 接下页接下页8.3 Mealy型状态机设计型状态机设计 接上页接上页8.3 Mealy型状态机设计型状态机设计 8.3 Mealy型状态机设计型状态机设计 接下页接下页8.3 Mealy型状态机设计型状态机设计 接上页接上页8.3 Mealy型状态机设计型状态机设计 8.3 Mealy型状态机设计型状态机设计 8.3 Mealy型状态机设计型状态机设计 8.3 Mealy型状态机设计型状态机设计 8.4 SystemVerilog的枚举类型应用的枚举类型应用 8.5 状态机图形编辑设计状态机图形编辑设计 8.5 状态机图形编辑设计状态

7、机图形编辑设计 8.5 状态机图形编辑设计状态机图形编辑设计 8.5 状态机图形编辑设计状态机图形编辑设计 8.5 状态机图形编辑设计状态机图形编辑设计 8.5 状态机图形编辑设计状态机图形编辑设计 8.5 状态机图形编辑设计状态机图形编辑设计 8.5 状态机图形编辑设计状态机图形编辑设计 8.6 不同编码类型状态机不同编码类型状态机 8.6.1 直接输出型编码直接输出型编码 8.6 不同编码类型状态机不同编码类型状态机 8.6.1 直接输出型编码直接输出型编码 8.6 不同编码类型状态机不同编码类型状态机 8.6.1 直接输出型编码直接输出型编码 接下页接下页8.6 不同编码类型状态机不同编

8、码类型状态机 8.6.1 直接输出型编码直接输出型编码 接上页接上页8.6 不同编码类型状态机不同编码类型状态机 8.6.1 直接输出型编码直接输出型编码 8.6 不同编码类型状态机不同编码类型状态机 8.6.2 用宏定义语句定义状态编码用宏定义语句定义状态编码 接下页接下页8.6 不同编码类型状态机不同编码类型状态机 8.6.2 用宏定义语句定义状态编码用宏定义语句定义状态编码 接上页接上页8.6 不同编码类型状态机不同编码类型状态机 8.6.2 用宏定义语句定义状态编码用宏定义语句定义状态编码 8.6 不同编码类型状态机不同编码类型状态机 8.6.3 宏定义命令语句宏定义命令语句 8.6

9、不同编码类型状态机不同编码类型状态机 8.6.4 顺序编码顺序编码 8.6 不同编码类型状态机不同编码类型状态机 8.6.5 一位热码编码一位热码编码 8.6.6 状态编码设置状态编码设置 1. 用户自定义方式用户自定义方式 8.6 不同编码类型状态机不同编码类型状态机 2. 用属性定义语句设置用属性定义语句设置 8.6 不同编码类型状态机不同编码类型状态机 2. 用属性定义语句设置用属性定义语句设置 8.6 不同编码类型状态机不同编码类型状态机 3. 直接设置方法直接设置方法 8.7 安全状态机设计安全状态机设计 8.7 安全状态机设计安全状态机设计 8.7.1 状态导引法状态导引法 8.7

10、 安全状态机设计安全状态机设计 8.7.2 状态编码监测法状态编码监测法 8.7.3 借助借助EDA工具自动生成安全状态机工具自动生成安全状态机 8.8 硬件数字技术排除毛刺硬件数字技术排除毛刺 8.8.1 延时方式去毛刺延时方式去毛刺 8.8 硬件数字技术排除毛刺硬件数字技术排除毛刺 8.8.1 延时方式去毛刺延时方式去毛刺 8.8 硬件数字技术排除毛刺硬件数字技术排除毛刺 8.8.2 逻辑方式去毛刺逻辑方式去毛刺 8.8 硬件数字技术排除毛刺硬件数字技术排除毛刺 8.8.2 逻辑方式去毛刺逻辑方式去毛刺 8.8 硬件数字技术排除毛刺硬件数字技术排除毛刺 8.8.3 定时方式去毛刺定时方式去

11、毛刺 8.8 硬件数字技术排除毛刺硬件数字技术排除毛刺 8.8.3 定时方式去毛刺定时方式去毛刺 参考书1 Michael D. Ciletti, Verilog HDL高级数字设计, 电子工业出版社, 2010 Advanced Digital Design with Verilog HDL. (第4、5章)2 Verilog HDL数字设计与综合,夏宇闻等译,电子工业出版社,20043数字集成系统的结构化设计与高层次综合,清华大学出版社,2000习习 题题实验与设计实验与设计 8-1 序列检测器设计序列检测器设计 8-2 ADC采样控制电路设计采样控制电路设计 实验与设计实验与设计 8-3

12、 数据采集模块设计数据采集模块设计 实验与设计实验与设计 8-4 五功能智能逻辑笔设计五功能智能逻辑笔设计 实验与设计实验与设计 8-5 比较器加比较器加DAC器件实现器件实现ADC转换功能电路设计转换功能电路设计 实验与设计实验与设计 8-6 通用异步收发器通用异步收发器UART设计设计 实验与设计实验与设计 8-6 通用异步收发器通用异步收发器UART设计设计 实验与设计实验与设计 8-7 点阵型与字符型液晶显示器驱动控制电路设计点阵型与字符型液晶显示器驱动控制电路设计 8-8 串行串行ADC/DAC控制电路设计控制电路设计 8-9 硬件消抖动电路设计硬件消抖动电路设计 8-10 数字彩色液晶显示控制电路设计数字彩色液晶显示控制电路设计 实验与设计实验与设计 8-11 状态机控制串状态机控制串/并转换并转换8数码静态显示数码静态显示 实验与设计实验与设计 8-12 基于基于CPLD的的FPGA