FPGA数字信号处理

1、FPGAFPGA应用应用基于基于FPGA的数字信号处理技术的数字信号处理技术数字信号概述数字信号概述 FPGAFPGA是数字信号处理是数字信号处理(DSP)(DSP)的核心解决方案之一的核心解决方案之一 模拟信号模拟信号 取值范围内可以取无限多个值取值范围内可以取无限多个值 时间上连续时间上连续 离散信号离散信号 按一定时间间隔按一定时间间隔T T抽样后的信号，幅度仍连续抽样后的信号，幅度仍连续 数字信号数字信号 抽样：每隔一定时间间隔的信号样值序列代替时间上连续的信号抽样：每隔一定时间间隔的信号样值序列代替时间上连续的信号 量化：用有限个幅值近似连续变化的幅度值，把模拟信号的连续量化：用有限

2、个幅值近似连续变化的幅度值，把模拟信号的连续幅度变为有限数量的离散值幅度变为有限数量的离散值 编码：按规律把量化后的值用二进制数字标识，然后转换为数字编码：按规律把量化后的值用二进制数字标识，然后转换为数字信号流信号流 脉冲编码调制：对模拟信号经由抽样、量化、编码脉冲编码调制：对模拟信号经由抽样、量化、编码数字信号概述数字信号概述数字信号概述数字信号概述 采样定理采样定理( (奈奎斯特采样定理奈奎斯特采样定理) )：采样频率必须大于信号最：采样频率必须大于信号最高成分频率的高成分频率的2 2倍倍 信道传输速率信道传输速率R R：每秒传输信息量：每秒传输信息量(bit/s)(bit/s) 符号传

3、输速率符号传输速率M M：每秒传输码元数目：每秒传输码元数目 R=NlogMR=NlogM 误码：由于信道不理想及噪声干扰，再生时出错；误码：由于信道不理想及噪声干扰，再生时出错； 误码率误码率离散傅立叶变换离散傅立叶变换(DFT)建立以时间为自变量的信号与以频率为自变量的频谱函数之间的变换建立以时间为自变量的信号与以频率为自变量的频谱函数之间的变换关系；时域和频域之间的一种变换或映射；关系；时域和频域之间的一种变换或映射；有限长序列有限长序列DFT:DFT:对长度为对长度为N N的有限长序列的有限长序列x(nx(n),),等效于只在等效于只在n=0n=0到到(N-1)(N-1)个点上为非零值

4、，其个点上为非零值，其余都为余都为0.0.可以看作：可以看作：rrNnxnxnxnnxnxNn)()(0)()()(10其中，为其它值时，当时，当10210. 10.)(1)()(:10.)()()(NnNjknnkNnkNNnnkNeWNnWkXNkXIDFTnxNkWnxnxDFTkX又其中，反变换其中，正变换：DFT应用应用功率谱功率谱P(kP(k) )：DFTDFT变换和其共轭数乘积变换和其共轭数乘积自相关函数：功率谱的逆离散傅立叶变换自相关函数：功率谱的逆离散傅立叶变换上述两者表达了信号的统计平均特性上述两者表达了信号的统计平均特性10 ,)(1)()(1)(2*NkkXNkXkXN

5、kP频域滤波频域滤波 低通、高通、带通、带阻低通、高通、带通、带阻离散傅立叶变换离散傅立叶变换(DFT)实现实现 FFT/IFFT IP CoreFFT/IFFT IP Core 流水线结构：允许连续处理数据流水线结构：允许连续处理数据 基基4Burst I/O4Burst I/O结构：提供数据导入结构：提供数据导入/ /导出和处理两阶段，结构较导出和处理两阶段，结构较小，但转换时间较长小，但转换时间较长 基基2Burst I/O2Burst I/O结构：使用最少的逻辑资源结构：使用最少的逻辑资源 实现步骤实现步骤 页页1 1：配置实现结构：配置实现结构 页页2 2：配置数据位宽及数据操作：配

6、置数据位宽及数据操作 页页3 3：配置数据缓存空间：配置数据缓存空间离散傅立叶变换离散傅立叶变换(DFT)离散傅立叶变换离散傅立叶变换(DFT)离散傅立叶变换离散傅立叶变换(DFT)Xtreme DSP模块模块DSP48DSP48功能功能4848位符号扩展加法器、减法器、累加器位符号扩展加法器、减法器、累加器18181818乘法器，乘法器，MACMAC、多路复用器、多路复用器计算器、除法器计算器、除法器平方根函数平方根函数桶式移位器桶式移位器结构结构每个每个DSP48 TileDSP48 Tile包含两个包含两个DSP48 SliceDSP48 Slice支持级联支持级联有限脉冲响应有限脉冲响

7、应(FIR)滤波器滤波器模拟滤波器：利用模拟滤波器：利用RLCRLC器件和运算放大器实现器件和运算放大器实现拉普拉斯变换数学模拟，在时域或拉氏域内分析拉普拉斯变换数学模拟，在时域或拉氏域内分析FIRFIR滤波器：有限个采样值与脉冲响应的卷积滤波器：有限个采样值与脉冲响应的卷积IIRIIR滤波器：采样值与无限脉冲响应的无限数量次卷积滤波器：采样值与无限脉冲响应的无限数量次卷积10*Niininfxnfnxy有限脉冲响应有限脉冲响应(FIR)滤波器滤波器MAC IP CoreMAC IP Core实现实现单乘法器单乘法器MAC FIRMAC FIR滤波器滤波器对称对称MAC FIRMAC FIR滤

8、波器滤波器MAC FIR Filter IP CoreMAC FIR Filter IP Core实现实现半并行滤波器半并行滤波器并行滤波器并行滤波器转置型滤波器转置型滤波器FIR Compiler IP CoreFIR Compiler IP Core多通道多通道FIRFIR滤波器组滤波器组单乘法器单乘法器MAC FIR滤波器滤波器4 4阶阶8bit FIR8bit FIR乘法器乘法器数据速率数据速率1Mb/s1Mb/s，系数，系数8d87,8d127,8d157,8d1378d87,8d127,8d157,8d137单乘法器单乘法器MAC FIR滤波器滤波器 组成部件：组成部件： 双端口双

9、端口RAMRAM：存储采样数据：存储采样数据 乘加器乘加器 寄存器：输出寄存器：输出 功能步骤：功能步骤： 数据写入数据写入 数据读出到乘加器数据读出到乘加器 系数产生到乘加器系数产生到乘加器 乘加运算乘加运算 结果输出结果输出单乘法器单乘法器MAC FIR滤波器滤波器工作流程：工作流程：每节拍写一个数据到每节拍写一个数据到RAMRAM中中每节拍读一个数据到乘加器每节拍读一个数据到乘加器A A端口，同时对应系数到乘加器端口，同时对应系数到乘加器B B端口端口执行执行4 4次乘加运算后，产生一个次乘加运算后，产生一个FIRFIR值值产生产生FIRFIR值的下一节拍清除乘加器累计值，开始新的一次值

10、的下一节拍清除乘加器累计值，开始新的一次FIRFIR计算计算控制信号：控制信号：cntcnt: :状态节拍控制，状态节拍控制，ce,we,sprace,we,spra：dindince,LOAD_IN:dtempce,LOAD_IN:dtemp-A_IN,B_IN-A_IN,B_INdout1-doutdout1-doutdoutdout=0=0单乘法器单乘法器MAC FIR滤波器滤波器module mac_fir_tap4(clk_4MHz,module mac_fir_tap4(clk_4MHz, reset,ce,din,dout reset,ce,din,dout);); input

11、clk_4MHz; input clk_4MHz; input reset; input reset; input ce input ce; ; input7:0 din; input7:0 din; output17:0 dout output17:0 dout; ; reg17:0 dout reg17:0 dout; ; wire17:0 dout1; wire17:0 dout1; wire7:0 dtemp wire7:0 dtemp; ; reg1:0 cnt reg1:0 cnt=0;=0; reg reg we; we; reg3:0 spra reg3:0 spra=0;=0

12、; reg7:0 A_IN=0; reg7:0 A_IN=0; reg7:0 B_IN=0; reg7:0 B_IN=0; reg reg LOAD_IN=0; LOAD_IN=0; always (posedge always (posedge clk_4MHz) begin clk_4MHz) begin if (reset) begin if (reset) begin cnt cnt=0;=0; we=0; we=0; LOAD_IN=0; LOAD_IN=0; dout dout=0;=0; end end else begin else begin spra spra=1b0,cn

13、t+3b001;=1b0,cnt+3b001; cnt cnt=cnt+1;=cnt+1; if (cnt if (cnt=2b11) begin=2b11) begin we=1; we=1; LOAD_IN=0; LOAD_IN=0; end end else begin else begin we=0; we=0; LOAD_IN=1; LOAD_IN=1;单乘法器单乘法器MAC FIR滤波器滤波器 end end if (cnt if (cnt=2b01)=2b01) dout dout=dout1;=dout1; else else dout=dout dout=dout; ; en

14、d end end end always (posedge always (posedge clk_4MHz) begin clk_4MHz) begin A_IN=dtemp A_IN=dtemp; ; case (cnt case (cnt) ) 2b10:B_IN=8d87; 2b10:B_IN=8d87; 2b11:B_IN=8d127; 2b11:B_IN=8d127; 2b00:B_IN=8d157; 2b00:B_IN=8d157; 2b01:B_IN=8d137; 2b01:B_INdtempfir_dram(we,clk_80MHz,ce, spra):(din=dtemp)

15、 )采样数据累加采样数据累加Fir_adder(bypass):(dtempFir_adder(bypass):(dtemp=dtemp1)=dtemp1)取采样数据、系数取采样数据、系数(demp1=A_IN,(demp1=A_IN,常量常量=B_IN)=B_IN)执行乘加执行乘加Fir_mac2(load):(A_IN,B_IN=dout1)Fir_mac2(load):(A_IN,B_IN=dout1)输出结果输出结果寄存器寄存器:(dout1=dout:(dout1=dout) )对称对称MAC FIR滤波器滤波器module mac_fir2_tap4(CLK_80MHz,modul

16、e mac_fir2_tap4(CLK_80MHz, reset,ce,din,dout reset,ce,din,dout);); input clk_80MHz; input clk_80MHz; input reset; input reset; input ce input ce; ; input7:0 din; input7:0 din; output18:0 dout output18:0 dout; ; reg18:0 dout reg18:0 dout; ; wire18:0 dout1; wire18:0 dout1; wire7:0 dtemp wire7:0 dtemp;

17、 ; wire8:0 dtemp1; wire8:0 dtemp1; wire clk_40MHz; wire clk_40MHz; reg1:0 cnt reg1:0 cnt=0;=0; reg reg we=0; we=0; reg3:0 spra reg3:0 spra=0;=0; reg reg bypass=0; bypass=0; reg8:0 A_IN=0; reg8:0 A_IN=0; reg8:0 B_IN=0; reg8:0 B_IN=0; reg reg load=0; load=0; assign clk_40MHz=cnt0; assign clk_40MHz=cnt

18、0; always (posedge always (posedge clk_80MHz)begin clk_80MHz)begin if (reset) begin if (reset) begin cnt cnt=0;=0; we=0; we=0; load=0; load=0; bypass=0; bypass=0; A_IN=0; A_IN=0; B_IN=0; B_IN=0; dout dout=0;=0; end end else begin else begin cnt cnt=cnt+1;=cnt+1;对称对称MAC FIR滤波器滤波器 case(cnt case(cnt) )

19、 2b00:begin 2b00:begin spra spra=3b000;=3b000; bypass=0; bypass=0; A_IN=dtemp1; A_IN=dtemp1; B_IN=9d7; B_IN=9d7; load=0; load=0; we=0; we=0; end end 2b01:begin 2b01:begin spra spra=3b011;=3b011; bypass=1; bypass=1; dout dout=dout1;=dout1; A_IN=A_IN A_IN=A_IN; ; B_IN=B_IN B_IN=B_IN; ; load=0; load=0;

20、 we=0; we=0; end end 2b10:begin 2b10:begin spra spra=3b001;=3b001; bypass=0; bypass=0; A_IN=dtemp1; A_IN=dtemp1; B_IN=9d17; B_IN=9d17; load=1; load=1; we=0; we=0; end end 2b11: begin 2b11: begin spra spra=3b010;=3b010; bypass=1; bypass=1; A_IN=A_IN A_IN=A_IN; ; B_IN=B_IN B_IN=B_IN; ; load=1; load=1;

21、 we=1; we=1; end end对称对称MAC FIR滤波器滤波器 endcase endcase end end end end fir_dram fir_dram fir_dram fir_dram( ( .CLK(clk_80MHz), .CLK(clk_80MHz), .D(din .D(din),), .WE(we .WE(we);); .QSPQ_CE(ce .QSPQ_CE(ce),), .SPRA(spra .SPRA(spra),), .QSPO(dtemp .QSPO(dtemp) ) ); ); fir_adder fir_adder fir_adder fir_

22、adder( ( .B(dtemp .B(dtemp),), .Q(dtemp1), .Q(dtemp1), .CLK(clk_80MHz), .CLK(clk_80MHz), .BYPASS(bypass .BYPASS(bypass) ) ); ); fir_mac2 fir_mac2 fir_mac2 fir_mac2( ( .A_IN(A_IN); .A_IN(A_IN); .B_IN(B_IN), .B_IN(B_IN), .CE_IN(ce .CE_IN(ce),), .CLK_IN(clk_40MHz), .CLK_IN(clk_40MHz), .LOAD_IN(load .LO

23、AD_IN(load),), .RST_IN(reset .RST_IN(reset),), .P_OUT(dout1) .P_OUT(dout1) ); );endmoduleendmoduleMAC FIR滤波器滤波器IP CoreMAC FIR滤波器滤波器IP CoreFIR Compiler IP Core的使用的使用FIR Compiler IP Core的使用的使用FPGAFPGA应用应用在线逻辑分析仪在线逻辑分析仪ChipScope ProFPGA设计验证调试设计验证调试 软件验证：虚拟调试，与实际有差异软件验证：虚拟调试，与实际有差异 行为仿真行为仿真(Behavioral)(

24、Behavioral) 后仿真后仿真(Post-Translate,Post-Map,Post-Route(Post-Translate,Post-Map,Post-Route) ) 传统调试：只能观察传统调试：只能观察FPGAFPGA外部信号外部信号 示波器示波器 逻辑分析仪逻辑分析仪 ChipScopeChipScope Pro Pro：能真实地观察：能真实地观察FPGAFPGA内部信号，价格便宜内部信号，价格便宜ChipScope Pro简介简介 原理：利用原理：利用FPGAFPGA内部逻辑和内部逻辑和BlockRAMBlockRAM，根据设定的触发条，根据设定的触发条件将信号实时保存到

25、件将信号实时保存到BlockRAMBlockRAM中，然后通过中，然后通过JTAGJTAG口传送到口传送到PCPC并显示并显示 特点：特点： 灵活性大灵活性大 使用方便使用方便 方便地观测方便地观测FPGAFPGA内部信号内部信号 软件工具软件工具 Core Generator:Core Generator:根据设定条件生成在线逻辑分析仪的根据设定条件生成在线逻辑分析仪的IP CoreIP Core，由用户实例化到由用户实例化到HDLHDL代码中代码中 Core Inserter:Core Inserter:生成部分分析生成部分分析IP CoreIP Core并自动插入到设计中并自动插入到设计

26、中 Analyzer:Analyzer:设计条件、观测信号波形设计条件、观测信号波形ChipScope Pro构件构件 ILA(IntergratedILA(Intergrated Logic Analyzer) Logic Analyzer)：触发、捕获逻辑信：触发、捕获逻辑信号号 ICON(IntergratedICON(Intergrated Controller) Controller)：承担：承担ILA CoreILA Core与边界扫与边界扫描端口的通信描端口的通信 VIO(VirtualVIO(Virtual I/O Core): I/O Core):在设计中加虚拟输入，如在设计

27、中加虚拟输入，如DIPDIP开开关、按钮等关、按钮等 ILA/ATC2(Intergrated Logic Analyzer with AgilentILA/ATC2(Intergrated Logic Analyzer with Agilent Trace Core II):Trace Core II):把要调试的把要调试的FPGAFPGA与与AgilentAgilent逻辑分析仪连逻辑分析仪连接起来，提供更大的捕获深度和触发条件，及远程调试接起来，提供更大的捕获深度和触发条件，及远程调试 IBA/OPB(IntergratedIBA/OPB(Intergrated Bus Analyzer

28、 for On-Chip Bus Analyzer for On-Chip Peripheral Bus):Peripheral Bus):观测嵌入式系统外围总线信号观测嵌入式系统外围总线信号 IBA/PLB(IntergratedIBA/PLB(Intergrated Bus Analyzer for Processor Bus Analyzer for Processor Local Bus):Local Bus):观测处理器内部总线观测处理器内部总线ChipScope Core Insertor 工作流程：工作流程： 综合综合 调用调用InsertorInsertor，描述并插入测试，描

29、述并插入测试IPCoreIPCore 布局布局/ /布线布线 生成比特文件下载验证生成比特文件下载验证 调用调用AnalyzerAnalyzer观察分析观察分析 特点：特点： 操作方便，容易掌握操作方便，容易掌握 改变改变IPCoreIPCore连线时不需要重新综合连线时不需要重新综合ChipScope Core Insertor Disable JTAG Clock BUFG Insertion:JTAGDisable JTAG Clock BUFG Insertion:JTAG是否用全局时是否用全局时钟资源钟资源 触发宽度：触发端口由一根或多根信号线组成，触发端口触发宽度：触发端口由一根或

30、多根信号线组成，触发端口信号连线数；信号连线数； 触发条件：检测端口是否发声特定事件，一个触发端口可触发条件：检测端口是否发声特定事件，一个触发端口可以有多个触发条件，可以组合用于捕获数据以有多个触发条件，可以组合用于捕获数据 存储深度：波形长度存储深度：波形长度 数据宽度：存储的数据宽度，可以与触发信号相同或不同数据宽度：存储的数据宽度，可以与触发信号相同或不同 选择线网：把测试选择线网：把测试IPCoreIPCore与有关线网相联与有关线网相联 CLOCKCLOCK TRIGGER PORTSTRIGGER PORTS DATA PORTDATA PORTChipScope Core In

31、sertorChipScope Core InsertorChipScope Core InsertorChipScope Core InsertorChipScope Core Generator 工作流程：工作流程： 调用调用GeneratorGenerator，描述测试，描述测试IPCoreIPCore定义，产生逻辑分析定义，产生逻辑分析仪网表仪网表 修改用户修改用户RTLRTL，插入逻辑分析仪代码，插入逻辑分析仪代码( (实例化实例化IP Core)IP Core) 连接观察信号与连接观察信号与IPCoreIPCore的端口的端口 重新综合、布局重新综合、布局/ /布线布线 生成生成B

32、itBit文件下载验证文件下载验证 调用调用AnalyzerAnalyzer观察分析观察分析 特点：特点： 与一般设计流程一致，规范与一般设计流程一致，规范 手工连线，操作步骤多手工连线，操作步骤多ChipScope Core GeneratorChipScope Core Generator(ICON) Control Ports Control Ports Number:Number:每个每个ICONICON可连可连1515个个ILAILA、ILA/ATC2ILA/ATC2、VIOVIO内核内核 不同类型的不同类型的ILAILA、ILA/ATC2ILA/ATC2、VIOVIO内核不内核不能

33、共享同一个能共享同一个ICONICON内核内核 JTAGJTAG最多可建立两个内最多可建立两个内部扫描链部扫描链 JTAGJTAG是否使用是否使用BUFGBUFG 产生产生HDLHDL代码语言代码语言/ /综合综合器选择器选择ChipScope Core Generator(ICON)module module icon_xst_exampleicon_xst_example ( ( ); ); /- /- / ICON core wire declarations / ICON core wire declarations /- /- wire 35:0 control0; wire 35:

34、0 control0; wire 35:0 control1; wire 35:0 control1; /- /- / ICON core instance / ICON core instance /- /- icon icon i_iconi_icon ( ( .control0(control0), .control0(control0), .control1(control1) .control1(control1) ); );endmoduleendmodule/-/-/ ICON core module declaration/ ICON core module declarati

35、on/-/-module icon module icon ( ( control0, control0, control1 control1 ); ); output 35:0 control0; output 35:0 control0; output 35:0 control1; output 35:0 control1;endmoduleendmoduleChipScope Core Generator(ILA) 功能：功能： 输入输入/ /输出触发逻辑：输入触发检测各种触发条件，输输出触发逻辑：输入触发检测各种触发条件，输出触发用于触发外部设备或其它逻辑；出触发用于触发外部设备或其它

36、逻辑； 数据捕获逻辑：捕获数据，并存到块数据捕获逻辑：捕获数据，并存到块RAMRAM 控制和状态逻辑：管理控制和状态逻辑：管理ILAILA本身本身ChipScope Core Generator(ILA)端口数量，触发信号宽度，端口数量，触发信号宽度，触发条件个数、类型触发条件个数、类型存储深度、采样数据宽度存储深度、采样数据宽度产生产生HDLHDL代码语言代码语言/ /综合器选综合器选择择ChipScope Core Generator(ILA)module module ila_xst_exampleila_xst_example( );( ); /- /- / ILA Core wire

37、 declarations / ILA Core wire declarations /- /- wire 35:0 control; wire 35:0 control; wire wire clkclk; ; wire 31:0 data; wire 31:0 data; wire 0:0 trig0; wire 0:0 trig0; wire 7:0 trig1; wire 7:0 trig1; wire 7:0 trig2; wire 7:0 trig2; /- /- / ILA core instance / ILA core instance /- /- ilaila i_ilai

38、_ila( ( . .control(controlcontrol(control),), . .clk(clkclk(clk),), . .data(datadata(data),), .trig0(trig0), .trig0(trig0), .trig1(trig1), .trig1(trig1), .trig2(trig2); .trig2(trig2);endmoduleendmodule/-/-/ ILA core module declaration/ ILA core module declaration/-/-module module ilaila( ( control,

39、control, clkclk, , data, data, trig0, trig0, trig1, trig1, trig2); trig2); input 35:0 control; input 35:0 control; input input clkclk; ; input 31:0 data; input 31:0 data; input 0:0 trig0; input 0:0 trig0; input 7:0 trig1; input 7:0 trig1; input 7:0 trig2; input 7:0 trig2;endmoduleendmoduleChipScope

40、Core Generator(VIO)虚拟虚拟I/O CoreI/O Core功能：在功能：在调试过程中动态改变系调试过程中动态改变系统内部参数统内部参数同步同步/ /异步异步I/OI/O端口选择，端口选择，位宽位宽采样边沿采样边沿产生产生HDLHDL代码语言代码语言/ /综合综合器选择器选择ChipScope Core Generator(VIO)module module vio_xst_examplevio_xst_example ( ( ); ); /- /- / VIO Core wire declarations / VIO Core wire declarations /- /-

41、 wire 35:0 control; wire 35:0 control; wire wire clkclk; ; wire 7:0 wire 7:0 sync_outsync_out; ; /- /- / VIO core instance / VIO core instance /- /- viovio i_vioi_vio ( ( . .control(controlcontrol(control),), . .clk(clkclk(clk),), . .sync_out(sync_outsync_out(sync_out) ) ); );endmoduleendmodule/-/-/

42、 VIO core module declaration/ VIO core module declaration/-/-module module viovio ( ( control, control, clkclk, , sync_outsync_out ); ); input 35:0 control; input 35:0 control; input input clkclk; ; output 7:0 output 7:0 sync_outsync_out; ;endmoduleendmodule测试测试IP Core的使用的使用 在主模块中插入已经生成的在主模块中插入已经生成的IP CoreIP Core 利用利用ChipScope Pro InsertorChipScope Pro Insertor 直接在主模块中实例化直接在主模块中实例化IP CoreIP Core 手工操作步骤：手工操作步骤： 实例化实例化ICON CoreICON Core、ILA CoreILA Core、VIO CoreVIO Core ILA CoreILA Core、VIO CoreVIO Core等都要与等都要与ICON CoreICON Core的端口相连的端口相连 不同类型不同类型IP