eda技术与vhdl设计答案

1、eda 技术与 vhdl 设计答案【篇一： eda 技术与 vhdl 复习练习题】/p 一、填空题1、pld 的中文含义是： _ 。 2、asic 的中文含义是：_ 。3、“与或 ”结构的可编程逻辑器件主要由四部分构成：_ 、_ 、_ 和_ 。4、可编程逻辑器件结构图中一般用“x”表示此编程单元为 _ 。6、可编程逻辑器件结构图中无任何标记表示此编程单元为_ 。7、可编程逻辑器件按规模的大小一般分为_ 和_ 。8、低密度可编程逻辑器件的主要有_ 和_ 。9、gal 器件 _ 取代全部 pal 器件。 10 、pal 器件只能_ 次编程。 11 、gal 器件能 _ 次编程。12 、gal 器件

2、 _ 取代 ttl 器件。 13 、 gal 器件采用 _擦除。14 、pal 和 gal 器件 _ 在系统编程。15 、pal 和 gal 器件需要使用 _ 编程。 二、选择题1、可编程逻辑器件pld 的基本结构形式是_:a：与 与 b ：与 或 c：或 与 d ：或 或2、可以多次编程的器件是_:a ：prom b ：plac ： pal d ：gal3、pld 器件未编程时 _:a：有逻辑功能b ：没有逻辑功能器件有逻辑功能4、 gal 器件可以用红外线 d ：电5、gal16v8器件的输出引脚最多有c： pal 器件有逻辑功能d ：gal擦除 :a ：普通光 b ：紫外线 c：_:a

3、：16b ：4 c ： 8 d ：206、pal16v8器件的输入引脚最多有_:a ： 16b：420 7 、 gal16v8不能取代 _:a ：pal16v b ：74ls138c ：74ls373 d ：isplsi1032e-70plcc848、gal16v8的_ 不可编程 :c ：8d ：a：与阵列 b ：或阵列 c：输出逻辑宏单元olmc d ： a、 b 都 三、判断题 1、gal 器件的输出逻辑宏单元olmc 不能实现 pal 器件的所有输出形式。（）2、pal 器件只能一次编程。（）3 、gal 器件只能一次编程。（）4、pal 和 gal 器件需要使用专门的编程器编程。5、p

4、al 器件可以在系统编程。（） 6 、gal 器件可以在系统编程。（） 7、pal 器件可以取代 gal 器件。（） 8、 gal 器件可以取代pal 器件。（ ） 9、gal 器件可以使用紫外线擦除。（） 10 、gal 器件 olmc 不可编程。（ ） 11 、 gal 器件不能加密。（）答案 :一、填空题1、可编程逻辑器件2、专用集成电路3、输入电路、可编程“与 ”阵列、可编程或阵列、输出电路4、编程连接 5、固定连接6、不连接 7、低密度可编程逻辑器件、髙密度可编程逻辑器件8、pal 、gal9 、可以 10 、一 11 、多 12、可以 13 、电 14 、不能 15 、编程器 二、

5、选择题1、b 2 、d 3 、b 4 、d 5 、c 6 、a 7 、d 8 、b 三、判断题1、x 2 、 3、x 4 、 5、x6、x 7 、x 8 、 9、x 10 、 x 11 、x习题二一、填空题1、髙密度可编程逻辑器件的主要有_ 和_ 。2、cpld 的中文含义是 _ 。 3、 fpga 的中文含义是_ 。 4 、fpga 的 _ 加密。 5、 cpld 的_加密。6、cpld 的集成度 _ 于 pal 和 gal 。 7、 cpld 的内部延时_ 。 8 、fpga 的内部延时 _ 。9、cpld 的一般采用 “_”结构。 10 、 fpga 的一般采用“ _ ”结构。 11 、

6、fpga 的一般采用 _ 工艺。12 、断电后， fpga 器件中的配置数据会自动 _ 。13 、断电后， cpld 中的数据不会 _ 。 14 、在系统可编程cpld和 fpga_ 编程器编程。15 、cpld 和 fpga 的 i/o 端数和触发器比pal 和 gal_ 。 二、选择题1 、cpld内部含有多个逻辑单元块，每个逻辑单元块相当于一个（）器件 :a：pal b ：gal c ：fpga d ： eprom 2、高密度isplsi1000系列器件的基本逻辑单元是:a：全局布线区grpb出布线区 cdn 3 、对b：可以多次编程c ：使用紫外线擦除：通用逻辑块glbc ：输入输出单

7、元ioc d ：输cpld 器件特点描述正确的是:a ：不能多次编程d ：使用红外线擦除4、对 cpld 器件特点描述正确的是 :a：不能多次编程b ：集成度低于pal 和 galc ：内部触发器少d ：可以加密 5 、对 fpga 器件特点描述正确的是:a：采用 eeprom工艺 b ：采用 sram 工艺 c ：集成度比pal 和 gal低 d ：断电后配置数据不丢失6、只能一次编程的器件是:a：pal b ： gal c ：cpld d ： fpga 7 、可以进行在系统编程的器件是:a：epromb ：pal c ：gald ：cpld8、cpld 和 fpga 的不同特性 :a ：高

8、密度 b ：髙速度 c ：在系统编程d ：加密9、可以进行在系统编程的器件是:a：eprom b ： pal c ： gal d ：fpga 10 、在系统可编程器件一般使用计算机的（）编程 :a：串口 b ：并口 c ：usb 口 d ： vga 口 三、判断题1、在系统可编程器件需使用编程器编程。2 、在系统可编程器件不能先焊接后编程。3 、使用在系统可编程器件设计的电子产品不能升级。（）4、cpld 不能加密。（）5、断电后 cpld 中的数据会丢失。（） 6、断电后 fpga 中的数据会丢失。（） 7、 fpga 能加密。（）8、cpld 的内部延时确定。（） 9 、 fpga 的内部

9、延时确定。（）答案 :一、填空题1、cpld 、fpga 2 、复杂可编程逻辑器件3、现场可编程门阵列4 、不能 5、能 6、髙 7 、确定 8、不确定 9、与或阵列10 、查找表 11 、sram12 、丢失 13 、丢失 14、不需 15 、多 二、选择题1、b 2 、b 3 、b 4 、d 5 、b 6 、a 7 、d 8 、d 9 、d 10 、b 三、判断题1、x 2 、x 3 、x 4 、 x 5 、x 6 、7x 89x习题三一、填空题1、vhdl 语言是 _ 标准化语言。2、一个完整的vhdl 程序包含： _ 、_ 、_ 、 _ 、_ 五个部分。3、_ 部份说明了设计模块的输入

10、/输出接口信号或引脚。4、_ 部份描述了设计模块的具体逻辑功能。5、vhdl 提供了四种端口模式：_ 、 _ 、_ 、 _ 。6、关键字实体的英文是：_ 。 7、关键字结构体的英文是：_ 。 8、vhdl 语言常用的库有：_ 、 _ 、 _ 。9、结构体的描述方式主要有：_ 和_ 。 10 、ieee 库常用的程序包有： _ 、_ 、 _ 。11 、程序包由： _ 和 _ 构成 二、选择题1、语言程序结构中必不可少的部分是：（）（a）库（ b）程序包（ c）配置（ d ）实体和结构体2、语言端口模式中不允许内部引用该端口信号的是（）：（ a） （b）（ c ） （ d ） 3、下面哪种 vhd

11、l 库使用时不需声明（）：（ a）ieee 库 （b ） asic 库（ c ）work 库 （ d）altera 库 4、下面哪种 vhdl 库使用时不需声明（）：（ a）ieee 库 （b ）asic 库（ c）std 库 （d） altera 库 5 、能反馈输出信号至内部的端口模式是（）：（ a） （ b ）（ c） （ d ）6、clk 为输入信号，其正确的端口说明是：（） （a）clk ：in bit（b ） clk ： out bit （ c ）clk ： inout bit（ d ）clk ：buffer bit7、q0 为输出信号，但内部设计会用到其反馈信号，其正确的端口说明

12、是：（）（a） clk ：in bit（b ）clk ：out bit （c ） clk ： inout bit（ d ）clk：buffer bit 8、 std_logic_1164程序包的正确声明方法是：（）（a） use std_logic_1164（b ）use ieee.std_logic_1164（c ）（ d ）类属说明的正确格式是：（） （a）generic(delay:time=20us);（b ） generic(delay:time:=20us);（ c）generic(delay、time=20us);（d ） generic(delay=time:=20us);10

13、 、使用 std_logic数据类型，必须声明库（）（a） altera （ b） std（ c） ieee （d ） work三、判断题1、ieee 库使用时必须声明。 （）2、实体（ entity ）不是 vhdl 程序所必须的。 3 、一个实体只能有一个结构体。 （） 4 、out 模式的信号也可在表达式的右边使用。5 、inout 是双向信号，在表达式的右边使用时信号来自外部。（）6、buffer 也可在表达式的右边使用，但其含义是指内部反馈信号。（）7、结构体内部定义的数据类型、常数、函数、过程只能用于该结构体。（）8、std 库使用时也必须声明。 （） 9 、库的好处是可使设计者共

14、享设计成果。10 、库的说明语句必须放在实体前面。 （） 11 、配置用于描述层与层之间的连接关系和实体与结构体之间的关系。（）12 、类属参量为实体和外部环境通信提供一种静态信息通道，类属的值可以由设计实体外部提供。 （ ）答案 :一、填空题1、ieee 2 、实体、结构体、库、程序包、配置3 、实体 4、结构体5、 in 、out 、inout 、 buffer6 、 entity 7 、 architecture8、ieee 库、 std 库、 work库 9 、行为描述、数据流描述10 、std_logic_1164、 std_logic_unsigned、std_logic_arit

15、h11 、程序包首、程序包体 二、选择题1、d 2 、b 3 、c 4 、c 5 、c 6 、 a 7 、 d 8 、 c 9 、 b 10 、c 三、判断题1、 2、x 3 、x 4 、x 5 、 6、 7、 8、x 9 、 10、 11、 12、习题四一、填空题1、布尔类型（ boolean ）的取值只有 _ 和 _ 。2、位类型（ bit ）的取值只有 _ 和 _ 。 3、signalb:bit_vector(6 to 0),信号 b 被定义为 _ 位位宽。4、仅能用于仿真的数据类型有 _ 、_ 。 5、 a，a是不同的_ 。6、字符串是用 _ 括起来的一个字符序列。7 、错误等级类型用

16、来表示系统的状态，共有四种错误等级：_ 、_ 、 _ 、_ 。 8、vhdl 语言有 4 类操作符： _ 、_ 、_ 、_ 。9、算术运算符 “/、”“mod”、 “rem”可综合的分母 /底必须是 _的乘方。10 、vhdl 的数据对象有： _ 、_ 、 _ 和 。 二、选择题1、type week is（ sun ，mon ，tue ，wed ，thr ，fri ，sat ）；week 的数据类型是（） （a）字符（ b ） bit （ c）std_logic（ d ）枚举 2 、语言优先级最高的运算符是（）：（a） and（ b ）or （ c）not （d ）xor3、变量不能使用的程

17、序结构部分是（）：（a）结构体（b ）进程（c ）函数 （d）过程4、变量不能使用的程序结构部分是（）：（a）实体 （b ）进程（c ）函数 （d）过程5、能在进程之间传递信息的数据对象是（）：（a）常量 （ b ）变量（ c ）信号 （d ）文件6、 a 已定义为信号， b 已定义为变量，下面正确的表达是：（）（a）a:=b （b ）a=b （ c）b:=a （d） b=a7、signal a:bit; signal b:bit_vector(1 downto 0);下面正确的表达式是： ( ) （a） b=a （ b） a=b （c ）a=b(0)（ d） a:=b(0)8、signal

18、a,b:bit; signal y:bit_vector(1 downto 0);下面正确的表达式是： ( ) （ a）y=a （ b ） y=b （ c ） y=b and a（ d）y=ba 9 、常量的正确格式是：（） （a）constant vcc:real=5.0 ;（ b ）constant vcc:real:=5.0 ;（c ）constant vcc real=5.0 ;（d）constant vcc:=5.0 ;10 、a 的初值为0；执行语句 a=a+1;a=a+1;a=a+1; 后， a 的值为（）（a）0 （ b ）1（ c ）2 （ d） 3 11 、a 的初值为0；

19、执行语句a:=a+1;a:=a+1; a:=a+1;后， a 的值为（） （a）0（ b ）1 （ c） 2（d ） 3 三、判断题1、布尔类型只能进行关系运算，不能进行算术运算。（）2、整数类型使用时必须限定其范围。（） 3、实数类型不能用于逻辑综合。 （） 4、时间类型可以用于逻辑综合。（） 5、数组是将相同类型的数据集合在一起所形成的一个新的数据类型。（） 6、type 定义的数据类型是一个 “新 ”类型。（）7、subtype定义的数据类型是原类型的一个子集，仍属原类型。（）8、vhdl 语言是一种类型特性很强的语言，要求操作对象和操作数的数据类型必须一致，不能将不同类型的信号连接起来

20、。（）9、vhdl 语言运算符没有优先级。（）10 、使用算术运算时，应严格遵循赋值语句两边的数据的位长一致。（）11 、无论是什么样的运算表达式都能进行逻辑综合。（）12 、常量的设置是为了使设计中的常数更容易阅读和修改。（）13 、变量能用于进程之间传递信号。（）14 、变量是个局部量，其赋值是立即生效的。 15 、信号是个全局量，其赋值是立即生效的。16 、vhdl 仿真器允许变量和信号设置初值，但vhdl 综合器则不会对其综合处理。（）答案 :一、填空题1、true false 2、1、0 3 、74、时间类型、实数类型5 、字符error 、 failure6、双引号7、note、w

21、arning、8、逻辑运算、关系运算、算术运算、并值运算9、 2 10 、常量、变量、信号、文件二、选择题1、 2、 3、 4、 x 5 、 6、 7、 8、 9、 x 10 、 11、x 12 、 13、 x 14 、 15、x 16 、 习题五一、填空题1、顺序语句只能在 _ 、 _ 、_ 内部使用。2、vhdl语言常用顺序描述语句有：_ 、_ 、 _ 。3、wait _ a,b;4、wait_ clk enent and clk= 1、if; 5ab _ y=a;_ cd_ y=b; end if;6、case sel _when 0 = q=i0;when 1 = q=i1;when

22、_ = null; edn _;7、for i in 0 _ 9 loop tmp:=tmp+1;end _;8、block内的语句是 _ 语句。9、进程由 _ 、_ 、_ 三部份构成。 10 、并行信号赋值语句有三种 _ 、 _ 、 _ 。11、选择信号赋值语句的每一子句后是_ 号，最后一句是_ 号。12、元件例化语句有 _ 关联和 _ 关联两种方式。13、gal 器件采用 _ 擦除。14、pal 和 gal 器件 _ 在系统编程。 15 、pal 和 gal 器件需要使用 _ 编程。 二、选择题1、不是顺序语句使用的程序部分是_:a ：进程内部b ：函数内部 c ：过程内部d：结构体内部2

23、、不是顺序语句是_:a ：processb： ifc ：cased ：loop 3 、不是顺序语句是 _:a ：block b ：ifc ： cased ： wait4、不是顺序语句是_:a ：componentb： ifc ：case d ： loop5、在下面程序结构_ 中执行的语句是并行语句:a：进程 b ：函数 c ：过程d ：结构体6、布尔表达式y=ab+c的正确表达式是 _:a ： y=a and b orc; b ：y= a and (b or c)c： y=ac+c d ：y=a and b +c 7、进程内不能定义 :a：常量b ：变量c ：信号d ：子程序 8、进程之间通过

24、_传递信息:a：变量b ：信号c ：函数d ：过程 9、有优先级关系的语句是_:a ： if b ：loop c ：case d ：null 10 、有优先级关系的语句是 _:a ：简单赋值语句b ：条件赋值语句c ：选择赋值语句 d ：元件例化语句三、判断题1、顺序语句按语句的先后顺序执行。（） 2、进程语句本身是并行语句，但其内部是顺序执行的。（）3、函数内部也可以有并行描述语句。（）4 、进程内部也可有并行描述语句。（）5、case语句应将表达式的所有取值都列出来。6、forloop 循环中使用的变量需预先定义。7、 next 语句只能跳出本次循环。（） 8、 exit 语句结束整个循环

25、。（）9、wait for 20ns也能进行综合。（） 10 、并行语句在结构体中执行是同步的，其执行方式与程序书写顺序无关。（）11 、一个结构体只能有一个进程。（） 12 、进程之间可以通过变量传递信息。（）13 、进程只有在其敏感信号发生变化时才被执行。（ ）14 、进程内定义的是局部量。（） 15 、条件信号赋值语句有优先级的关系。（） 16 、选择信号赋值语句不允许有条件重叠现象。17 、条件信号赋值语句允许有条件涵盖不全现象。（）18 、元件例化语句位置关联时位置必须一一对应。（）答案 :一、填空题1、进程、函数、过程2、if 、case 、loop 3 、 on 4 、 unti

26、l5、thenelsifthen 6、is others case 7、 to loop 8 、并行9、敏感信号参数表、说明部分、顺序描述语句部分10 、简单信号赋值语句、条件信号赋值语句、选择信号赋值语句 11 、逗、分12 、位置、名字二、选择题1、 d 2 、a 3 、 a 4 、 a 5 、 d 6 、 a 7 、 c8、 b 9 、 a 10 、b三、判断题 1、 2、 3、 x 4 、x 5 、 6、 x 7 、 8、 9、x 10 、 11 、x 12 、 x 13 、 14、 15、 16、 17、 18、 【篇二： eda 技术与 vhdl 语言设计】s=txt 课程设计题

27、目： 交通灯控制器姓名： *院 系： 电子信息工程系专 业：电子信息工程班级： 电信 112 班 学 号： * 指导教师：*2013年 6 月交通灯控制器*（电子信息工程学系指导教师： * ）摘要：传统的交通灯控制器多数由单片机实现，本文介绍基于eda技术设计交通灯控制器的一种方案。eda 技术的一个重要特征是使用硬件描述语言来完成系统的设计文件，这在电子设计领域已得到设计者的广泛采用。给出了交通灯控制器的源程序和仿真结果，仿真结果表明该设计方案可行。关键词：交通灯控制器；仿真；设计1. 设计原理1.1 设计要求设计一个十字路口交通控制器，器示意图如图1.1 所示， a 方向和 b方向歌设红（

28、 r ）、黄（ y）、 绿（ g ）、和左拐（ l）四盏灯，四种灯按合理的顺序亮灭，并能将灯亮的时间以倒计时的形式显示出来。a 方向红、绿、黄、左拐灯亮的时间分别为65s 、 40s 、 5s 、和 15s ，b 方向红、绿、黄、左拐灯亮的时间分别为55s 、 30s 、5s 、和 15s 。1.2 功能要求两个方向各种灯亮的时间能够进行设置和修改，此外假设主干路，车流大，因此在表 1.2 交通灯控制器的状态a 方向是1.3 设计思路和原理根据交通灯控制器要求实现的功能，考虑用两个并行执行的模块来分别控制a 和 b 两个方向的四盏灯，这两个alwaysalways 模块使用同一个时钟信号，以进

29、行同步。也就是说，两个always模块的敏感信号是同一个，每个模块控制一个方向的四种灯按如下顺序点亮，并往复循环：绿灯 黄灯 左拐灯 黄灯 红灯。每种灯亮的时间采用一个减法计数器进行计数，计数器用同步预置法设计，这样只需改变计数器的模，因此每个方向只要一个计数器进行计时即可。为便于显示灯亮的时间，计数器的输出均采用bcd 码，显示由四个数码管来完成，a方向和 b 方向各用两个数码管。2.verilog hdl程序设计根据整体设计要求，编写各个功能部分verilog hdl程序，设置各输入输出变量说明如下：lampa: 控制 a 方向四盏灯的亮灭，其中，lampa0lampa3,分别控制 a 方

30、向的左拐灯、绿灯、黄灯和红灯;lampb: 控制 b 方向四盏灯的亮灭，其中，lampb0lampb3,分别控制 b 方向的左拐灯、绿灯、黄灯和红灯;acount: 用于 a 方向灯的时间显示，8 位，可驱动两个数码管；bcount: 用于 b 方向灯的时间显示，8 位，可驱动两个数码管。程序清单如下：module traffic(clk,en,lampa,lampb,acount,bcount);input clk,en; / 输入同步时钟和使能信号 output3:0 lampa,lampb; output7:0 acount,bcount; reg tempa,tempb;reg2:0

31、counta,countb; reg3:0 lampa,lampb;reg7:0 ared,ayellow,agreen,aleft,bred,byellow,bgreen,bleft; reg7:0 numa,numb; always (en)if(!en)begin / 设置各种灯的计数器的预置数ared =8d30; ayellow =8d5; /设置各种灯的计数器的预置数红 agreen =8d45; aleft=8d15;bred =8d50; byellow =8d5; /设置各种灯的计数器的预置数a 方向b 方向红 bleft=8d10; bgreen =8d30; endass

32、ign acount=numa; assign bcount=numb;always (posedge clk) / 该进程控制 a 方向的四种灯 begin if(en) beginif(!tempa)begin tempa=1;case(counta)/ 控制亮灯的顺序 0:begin numa=agreen;lampa=2;counta=1;end 1:begin numa=ayellow;lampa=4;counta=2;end 2:begin numa=aleft;lampa=1;counta=3;end 3:beginnuma=ayellow;lampa=4;counta=4;en

33、d 4:begin numa=ared;lampa=8;counta=0;end default: lampa=8; endcase endelse begin /倒计时 if(numa1)if(numa3:0=0)begin numa3:0=4b1001;numa7:4=numa7:4-1;endelse numa3:0=numa3:0-1;if(numa=2) tempa=0;end end else begin lampa=4b1000;counta=0;tempa=0;end endalways (posedge clk)/ 该进程控制 b 方向的四种灯 begin if(en) be

34、ginif(!tempb)begin tempb=1;case(countb) / 控制亮灯的顺序 0:begin numb=bred;lampb=8;countb=1;end 1:begin numb=bgreen;lampb=2;countb=2;end 2:begin numb=byellow;lampb=4;countb=3;end 3:begin numb=bleft;lampb=1;countb=4;end 4:begin numb=byellow;lampb=4;countb=0;end default lampb=8; endcase endelse begin / 倒计时 i

35、f(numb1) if(!numb3:0) begin numb3:0=9;numb7:4=numb7:4-1;end else numb3:0=numb3:0-1; if(numb=2) tempb=0; endend else begin lampb=4b1000;tempb=0;countb=0;end end endmodule3. 仿真在 maxplus2 软件下创建工程，新建编辑设计文件，将程序输入，整体编译后，新建波形仿真文件。设置仿真时间，时钟周期，输入输出端口，进行波形仿真。具体仿真波形图及说明如下所示：图 1 交通灯控制器仿真波形4. 结束语：在设计中采用 v erilog

36、 hdl 语言设计交通灯控制系统 , 借助其功能强大的语言结构 , 简明的代码描述复杂控制逻辑设计 , 在提高工作效率的同时达到求解目的 , 并可以通过 v erilog hdl 语言的综合工具进行相应硬件电路生成, 具有传统逻辑设计方法所无法比拟的优越性。使用 max+plus2 编写代码并进行时序仿真，发现有问题的地方及时改掉，经过反复的操作终于达到目的。时序仿真时经常遇到错误，不是没有波形就是没有延迟，或者是波形不能完整出现。但经过反复修改程序，考虑各个可能出现的问题并解决，尽量与实际实用性接轨，最终基本完成设计要求。实践证明，在编写一个较复杂的程序时，一开始一定要画流程图，弄清楚各个功

37、能及实现它们的逻辑算法，做到心中有数后在开始下笔写编写程序。在编写的时候要尤其要注意语言的规范，首先程序要逻辑清晰，简洁明了，避免不必要的嵌套与条用，其次要适当地给程序加上注解文字，提高可读性，以方便之后的程序出错时进行查找，最后充分利用仿真软件提供的各项编译工具与报错消息，按图索骥，有方向的完成程序调试。通过这次课程设计，熟悉了简单 eda 设计的整个流程，加深了对 verilog hdl 硬件描述语言的理解，提高了动手能力，并且锻炼了自己的耐心，收获颇丰，我会把在本次课程设计中学到的东西应用到今后的工作学习中。参考资料1 俞定玖 , 刘湘慧 . gsm2000 2张明 . v erilog

38、 hdl数字蜂窝移动交换系统测试j . 电信科学实用教程 m . 成都 : 电子科技大学出版,社, 1999 3 康华光 . 电子技术基础 (数字部分 ) m . 北京 : 高等教育出版社 , 1988 4eda 技术与 verilog 设计 王金明、冷自强 编著 科学出版社【篇三： eda 技术 vhdl 版期末试卷 (含答案 )】班级学号姓名 年级专业 （本）课程名称 eda 技术基础 教师出题时请勿超出边界虚线；2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线；密封线内不得答 题 3、答题请用蓝、黑钢笔或圆珠笔。一、单项选择题（30 分）1以下描述错误的是aquartusii是

39、 altera 提供的 fpga/cpld集成开发环境b altera 是世界上最大的可编程逻辑器件供应商之一c max+plusii是 altera 前一代 fpga/cpld集成开发环境quartusii的更新换代新产品d quartusii完全支持 vhdl 、 verilog的设计流程2以下工具中属于fpga/cpld开发工具中的专用综合器的是amodelsim b leonardo spectrum c active hdl d quartusii3以下器件中属于 xilinx 公司生产的是 a isplsi 系列器件b max 系列器件c xc9500 系列器件 d flex 系列

40、器件4以下关于信号和变量的描述中错误的是 a信号是描述硬件系统的基本数据对象，它的性质类似于连接线b 信号的定义范围是结构体、进程 / 在整个结构体的任何地方都能使用c 除了没有方向说明以外，信号与实体的端口概念是一致的5以下关于状态机的描述中正确的是班级 学号 姓名 d 在进程中不能将变量列入敏感信号列表中a moore 型状态机其输出是当前状态和所有输入的函数密封线内不得答 题 /mealy型状态机其输出信号是当前状态和当前输入的函数b与 moore 型状态机相比， mealy 型的输出变化要领先一个时钟周期c mealy 型状态机其输出是当前状态的函数d 以上都不对6下列标识符中，app0 b end c not_ack dsig7大规模可编程器件主要有 fpga 、cpld 两类，下列对 cpld 结构与工作原理的描述中，正确的是a/ fpga 即是现场