第5章VHDL设计进阶.

1、6.1 VHDL数据对象数据对象P59 VHDL语言中涉及许多信号、变量和常量，它们是用来语言中涉及许多信号、变量和常量，它们是用来保保持一个数据持一个数据的，这些用来保持数据的一些单元的，这些用来保持数据的一些单元对象对象。概念概念特点特点每个每个对象对象都有一个都有一个类型类型用来确定对象所保持的哪一类数据。用来确定对象所保持的哪一类数据。VHDL语言是一种非常严格的类型化语言，规定每个语言是一种非常严格的类型化语言，规定每个对象和对象和表达式都要有唯一的确定类型，表达式都要有唯一的确定类型，因此分配数值给对象时类型因此分配数值给对象时类型不能混用，并且每个对象的类型是不能混用，并且每个对

2、象的类型是静态确定的静态确定的，在本设计实，在本设计实体中不可以改变。体中不可以改变。以下内容我们将详细介绍以下内容我们将详细介绍对象、数据类型和运算操作符。对象、数据类型和运算操作符。VHDL中，对象包括中，对象包括4类：类：常量（常量（Constant）、信号）、信号（Signal）、变量（）、变量（Variable）和文件（）和文件（File）。）。对于每个对象，必须定义它的对于每个对象，必须定义它的类和类型类和类型，类指明对象，类指明对象属于属于4类对象中的哪一类，类型指明该对象具有哪种类对象中的哪一类，类型指明该对象具有哪种数据类型。数据类型。分类分类引用范围引用范围全局对象和局部对

3、象全局对象和局部对象之间存在不同的作用范围。之间存在不同的作用范围。 数据对象数据对象DATA OBJECTS 在VHDL 87标准中,数据对象有三类：变量(VARIABLE)、常量(CONSTAN)和信号(SIGNAL).1.常量(CONSTAN) 在程序中,常量是一个恒定不变的值,一旦作了数据类型和赋值定义后,在程序中不能在改变,因而具有全局性意义.常数定义的一般表述：常数定义的一般表述： CONSTANT 常数名：数据类型常数名：数据类型 := 表达式表达式 ； VHDL所定义的常量数据类型必须与表达式的数据类型一致.CONSTANT FBT : STD_LOGIC_VECTOR :=

4、010110 ; - 标准位矢类型标准位矢类型 CONSTANT DATAIN : INTEGER := 15 ; - 整数类型整数类型 常量指在设计实体中常量指在设计实体中不会发生变化的值不会发生变化的值，它可，它可以在很多部分进行说明，并且可以是任何数据类型。以在很多部分进行说明，并且可以是任何数据类型。格式与举例格式与举例Constant 常量名常量名 ：数据类型：表达式：数据类型：表达式Constant fbus ：bit_vector：“01010101”Constant Vcc ：real：5.0Constant Width ：integer：8Constant Delay ：ti

5、me：10ns它取决于它被定义的位置如果在程序包中定义,常量具有最大的全局化特征,可以用在调用此程序包的所有设计实体中；常量如果定义在设计实体中,其有效范围为这个实体定义的所有结构体(多结构体)；常量如果定义在设计实体的某一结构体中,则只能用于此结构体；如果常量定义在结构体的某一单元,如一个进程中,则这个常量只能用在这一进程中这就是常数的可视性规则,这一规则与信号的可视性规则是完全一致的常量的可视性常量的可视性,即常量的使用范围：即常量的使用范围：使用与注意使用与注意P64 一个实体中一个实体中多处需要使用一个固定值多处需要使用一个固定值，我们就可，我们就可以用常量进行描述，这样修改方便。以用

6、常量进行描述，这样修改方便。 常量定义具有常量定义具有全局意义全局意义，一旦赋值不能再改变。，一旦赋值不能再改变。 注意注意全局常量和局部常量全局常量和局部常量的区别。的区别。 常量所赋的常量所赋的值应该与定义的类型一致值应该与定义的类型一致。Constant Delay ：time：10.0.变量(VARIABLE) 在VHDL语法规则中,变量是一个局部量,只能在进程和子程序中使用变量不能将信息带出对它作出定义的当前结构中变量的赋值是一种理想化的数据传输,是立即发生的不存在任何延时的行为变量的主要作用是在进程中作为临时的数据存储单元定义变量的一般表述：定义变量的一般表述： VARIABLE

7、变量名变量名 : 数据类型数据类型 := 初始值初始值 ; 变量定义语句中的初始值是一个与变量具有相同数据类型的常数值,此初始值不是必须的. 由于硬件电路上电后的随机性,因此综合器并不支持设置初始值. VARIABLE a : INTEGER RANGE 0 TO 15 ;-变量变量a定义为常数，取值范围是定义为常数，取值范围是0到到5 VARIABLE d : STD_LOGIC := 1 ;-变量变量a定义为标准逻辑位数据类型定义为标准逻辑位数据类型, 初始值是初始值是1 变量赋值的一般表述如下：目标变量名:=表达式；变量赋值符号是“:=”，变量数值的改变是通过变量赋值来实现的通过赋值操作

8、，新的变量值的获得是立刻发生的格式与举例格式与举例Variable 变量名变量名 ：数据类型：数据类型：初始值初始值Variable a ：integer range 0 to 255 Variable temp ：std_logic：0使用与注意使用与注意 变量可以在定义时赋值，也可以在实体中进行赋变量可以在定义时赋值，也可以在实体中进行赋值，如果不赋值则取默认值。值，如果不赋值则取默认值。 变量的赋值是变量的赋值是直接的，立即生效的直接的，立即生效的，它在某一时，它在某一时刻仅含有一个值。因此在变量赋值语句中，不允刻仅含有一个值。因此在变量赋值语句中，不允许出现延时赋值。许出现延时赋值。

9、变量只能作用于进程、过程和函数变量只能作用于进程、过程和函数，在其他部分，在其他部分无效，因此要将一个变量的值用于作用范围之外，无效，因此要将一个变量的值用于作用范围之外，需要将变量的值赋给一个相同类型的信号。需要将变量的值赋给一个相同类型的信号。3.信号(SIGNAL) 信号是描述硬件系统的基本数据对象,它类似于连接线.信号可以作为设计实体中并行语句模块间的信息交流通道. 信号定义的语句格式与变量相似,信号定义也可以设置初始值.定义格式：定义格式： SIGNAL 信号名：信号名： 数据类型数据类型 := 初始值初始值 ； 同样,信号初始值的设置不是必需的,而且初始值仅在VHDL的行为仿真中有

10、效.格式与举例格式与举例Signal 信号名信号名 ：数据类型：数据类型：初始值初始值Signal clk ：std_logic：0Signal data ：std_logic_vector（0 to 7）使用与注意使用与注意 信号可以在定义时赋值，也可以在实体中进行赋信号可以在定义时赋值，也可以在实体中进行赋值，如果不赋值则取默认值。值，如果不赋值则取默认值。 信号初始化时用信号初始化时用“：”进行初始化，但在实体进行初始化，但在实体中进行赋值时须用中进行赋值时须用“”，可以可以延时赋值延时赋值。 实体说明部分、结构体说明部分和程序包实体说明部分、结构体说明部分和程序包都能说都能说明信号，但

11、是在明信号，但是在进程、过程和函数进程、过程和函数中不能进行信中不能进行信号的定义。号的定义。 注意信号定义后的引用范围。注意信号定义后的引用范围。 与变量相比,信号的硬件特征更为明显,它具有全局性特征.例如,在实体中定义的信号,在其对应的结构体中都是可见的,即在整个结构体中的任何位置,任何语句结构中都能获得同一信号的赋值. 除了没有方向说明外,信号与实体的端口(Port)概念是一致的,对于端口来说,其区别只是输出端口不能读入数据,输入端口不能被赋值.信号可以看成是实体内部的端口.反之,实体的端口是一种隐形的信号,端口的定义实质上是作了隐式的信号定义,并附加了数据流动的方向.信号本身的定义是一

12、种显式的定义.因此,在实体中定义的端口,在其结构体中都可以看成是一个信号,并加以使用,而不必另作定义. 需要注意：信号的使用和定义范围是实体、结构体和程序包.另外,在进程中只能将信号列入敏感表,而不能将变量列入敏感表.进程只对信号敏感,而对变量不敏感 信号赋值语句表达式如下: 目标信号名=表达式; 目标信号名目标信号名 = 表达式表达式 AFTER 时间量时间量; 目标信号获得传入的数据并不是即时的,即使是零延时(不作任何显式的延时设置),也要经历一个特定的延时,即延时.因此,符号“=”两边的数值并不总是一致的,这与实际器件的传播延迟特性吻合. 在进程中,可以准许同一信号有多个驱动源(赋值源)

13、,即同一进程中存在多个同名的信号被赋值,其结果只有最后的赋值语句被启动,并进行赋值操作. 在并行赋值语句中,不准许同一信号有多个驱动源的情况.四、信号与变量的区别四、信号与变量的区别信号和变量是两个完全不同的概念。信号和变量是两个完全不同的概念。 信号赋值是有一定信号赋值是有一定延迟的延迟的，而变量赋值是没有延迟的；，而变量赋值是没有延迟的； 对进程语句来说，进程只对对进程语句来说，进程只对信号敏感信号敏感，而对变量不敏感；，而对变量不敏感； 信号除了具有当前值外，还具有一定的历史信息（保存在信号除了具有当前值外，还具有一定的历史信息（保存在预定义中），而变量只有当前值；预定义中），而变量只有

14、当前值； 信号可以是多个进程的信号可以是多个进程的全局信号全局信号，而变量只在定义它的进，而变量只在定义它的进程、过程和函数中可见；程、过程和函数中可见； 信号是硬件中连线的信号是硬件中连线的抽象描述抽象描述，其功能是保存变化的数据，其功能是保存变化的数据值和连接子元件，信号在元件的端口连接元件。变量在硬值和连接子元件，信号在元件的端口连接元件。变量在硬件中没有类似的对应关系，主要应用于件中没有类似的对应关系，主要应用于高层次建模高层次建模中。中。 赋值符号赋值符号不同，分别是不同，分别是“=”，“:=”。 信号信号SIGNAL 变量变量VARIABLE基本用法基本用法 用于作为电路中的信号连

15、线用于作为电路中的信号连线 用于作为进程中局部数据存储单元用于作为进程中局部数据存储单元适用范围适用范围 在整个结构体内的任何地方都能适用在整个结构体内的任何地方都能适用只能在所定义的进程中使用只能在所定义的进程中使用行为特性行为特性 在进程的最后才对信号赋值在进程的最后才对信号赋值 立即赋值立即赋值表表1 信号与变量赋值语句功能的比较信号与变量赋值语句功能的比较【例【例1】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN

16、STD_LOGIC ; q : out STD_LOGIC_vector(3 downto 0) ) ; END ; ARCHITECTURE bhv OF CNT4 IS signal q1: STD_LOGIC_vector(3 downto 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN q1 = q1 + 1 ; END IF; q=q1; END PROCESS ;END bhv;【例【例2】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOG

17、IC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; q : out STD_LOGIC_vector(3 downto 0) ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) variable q1: STD_LOGIC_vector(3 downto 0); BEGIN IF CLKEVENT AND CLK = 1 THEN q1 := q1 + 1 ; END IF; q=q1; END PROCESS ;END bhv;【例【例3】 LIBRARY I

18、EEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT ( CLK,D1 : IN STD_LOGIC ; Q1 : OUT STD_LOGIC); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL A,B : STD_LOGIC ; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN A = D1; B = A; Q1 =B; END IF; END PROCESS ; END ;【例【例4】LIBRARY IEEE ; USE IEEE.STD_

19、LOGIC_1164.ALL ; ENTITY DFF3 IS PORT ( CLK,D1 : IN STD_LOGIC ; Q1 : OUT STD_LOGIC); END ; ARCHITECTURE bhv OF DFF3 IS BEGIN PROCESS (CLK) VARIABLE A,B : STD_LOGIC ; BEGIN IF CLKEVENT AND CLK =1 THEN A:= D1; B := A; Q1 = B; END IF; END PROCESS ; END ;DQDQDQDQD1Q1D1Q1CLKCLK 例例3的的RTL电路电路 例例4的的RTL电路电路 【

20、例【例6】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT (i0, i1, i2, i3, a, b : IN STD_LOGIC; q : OUT STD_LOGIC);END mux4;ARCHITECTURE body_mux4 OF mux4 ISsignal muxval : integer range 7 downto 0;BEGINprocess(i0,i1,i2,i3,a,b)begin muxval = 0;if (a = 1) then muxval = muxval + 1; end if;if (b

21、 = 1) then muxval q q q q null;end case;end process; END body_mux4;【例【例7】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT (i0, i1, i2, i3, a, b : IN STD_LOGIC; q : OUT STD_LOGIC);END mux4;ARCHITECTURE body_mux4 OF mux4 ISBEGINprocess(i0,i1,i2,i3,a,b)variable muxval : integer range 7 downt

22、o 0;begin muxval := 0;if (a = 1) then muxval := muxval + 1; end if;if (b = 1) then muxval := muxval + 2; end if;case muxval is when 0 = q q q q null;end case;end process; END body_mux4; 例例6的的RTL电路电路例例7的的RTL电路电路图图6-5 例例6的错误的工作时序的错误的工作时序图图6-6 例例7的正确工作时序的正确工作时序6.2.1 三态门设计三态门设计 6.2 双向和三态电路信号赋值例解双向和三态电路信

23、号赋值例解 【例【例6-9】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tri_s IS port ( enable : IN STD_LOGIC; datain : IN STD_LOGIC_VECTOR(7 DOWNTO 0); dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END tri_s ; ARCHITECTURE bhv OF tri_s ISBEGINPROCESS(enable,datain) BEGIN IF enable = 1 THEN dataout = datain ;

24、ELSE dataout =ZZZZZZZZ ; END IF ;END PROCESS;END bhv;6.2.1 三态门设计三态门设计 6.2 双向和三态电路信号赋值例解双向和三态电路信号赋值例解 图图6-8 8位位3态控制门电路（态控制门电路（Synplify综合）综合） 双向端口设计双向端口设计 用INOUT模式设计双向端口必须考虑三态的使用，这是由于双向端门在完成输入功能时，必 须使原来呈输出模式的端口呈高阻态，否则，待输入的外部数据势必会与端口处原有电平 发生线与”，导致无法将外部数据正确地读入，从而实现“双向”的功能。 双向端口设计双向端口设计【例【例10】library iee

25、e;use ieee.std_logic_1164.all;entity tri_state isport (control : in std_logic; in1: in std_logic_vector(7 downto 0); q : inout std_logic_vector(7 downto 0); x : out std_logic_vector(7 downto 0);end tri_state;architecture body_tri of tri_state isbeginprocess(control,q,in1)beginif (control = 0) then x

26、 = q ; else q = in1; x=ZZZZZZZZ ；end if;end process;end body_tri; 双向端口设计双向端口设计 例例10的仿真波形图的仿真波形图 双向端口设计双向端口设计【例【例11】（以上部分同上例）（以上部分同上例）process(control,q,in1)beginif (control=0) then x = q ; q = ZZZZZZZZ; else q = in1; x =ZZZZZZZZ；end if;end process;end body_tri;例例11的仿真波形图的仿真波形图 双向端口设计双向端口设计例例10的综合结果的综

27、合结果 双向端口设计双向端口设计 例例11的综合结果的综合结果 三态总线电路设计三态总线电路设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tristate2 IS port ( input3, input2, input1, input0 : IN STD_LOGIC_VECTOR (7 DOWNTO 0); enable : IN STD_LOGIC_VECTOR(1 DOWNTO 0); output : OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END tristate2 ; ARCHITECTURE mul

28、tiple_drivers OF tristate2 ISBEGINPROCESS(enable,input3, input2, input1, input0 ) BEGIN IF enable = 00 THEN output = input3 ; ELSE output Z); END IF ; IF enable = 01 THEN output = input2 ; ELSE output Z); END IF ; IF enable = 10 THEN output = input1 ; ELSE output Z); END IF ; IF enable = 11 THEN out

29、put = input0 ; ELSE output Z); END IF ;END PROCESS;END multiple_drivers;【例12】 三态总线电路设计三态总线电路设计 例例12错误的综合结果错误的综合结果 三态总线电路设计三态总线电路设计library ieee;use ieee.std_logic_1164.all;entity tri isport (ctl : in std_logic_vector(1 downto 0); datain1， datain2，datain3， datain4 : in std_logic_vector(7 downto 0); q

30、: out std_logic_vector(7 downto 0) );end tri;architecture body_tri of tri isbegin q Z) ; q Z) ; q Z) ; q Z) ;end body_tri;【例【例13】 三态总线电路三态总线电路设计设计 例例13正确的综合正确的综合结果结果 三态总线电路设计三态总线电路设计library ieee;use ieee.std_logic_1164.all;entity tri isport (ctl : in std_logic_vector(1 downto 0); datain1， datain2，da

31、tain3， datain4 : in std_logic_vector(7 downto 0); q : out std_logic_vector(7 downto 0) );end tri;architecture body_tri of tri isbegin q 0) ; q 0) ; q 0) ; q 0) ;end body_tri;【例【例13】“Z”、”0”和和“1”不能混合使用：不能混合使用：不能将不能将“Z”赋予变量，否则不能逻辑综合赋予变量，否则不能逻辑综合当赋予信号时，不能混合使用当赋予信号时，不能混合使用 如：如：a=“ZZZ00111”; -不允许不允许但可以分开赋

32、值但可以分开赋值 如：如：a（7 downto 5）=“ZZZ”; a（4 downto 3）=“00”; a（2 downto 0）=“111”;注意注意： 单向缓冲器单向缓冲器enDout0Z1Din实现方法实现方法1：case语句语句实现方法实现方法2：if语句语句6.3 IF语句概述语句概述 (1) IF 条件句条件句 Then 顺序语句顺序语句 END IF ; (2) IF 条件句条件句 Then 顺序语句顺序语句 ELSE 顺序语句顺序语句 END IF ; (3) IF 条件句条件句 Then IF 条件句条件句 Then . END IF END IF (4) IF 条件句条

33、件句 Then 顺序语句顺序语句ELSIF 条件句条件句 Then顺序语句顺序语句.ELSE 顺序语句顺序语句END IF 6.3 IF语句概述语句概述 【例【例6-14】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY control_stmts ISPORT (a, b, c: IN BOOLEAN; output: OUT BOOLEAN); END control_stmts; ARCHITECTURE example OF control_stmts IS BEGIN PROCESS (a, b, c) VARIABLE n: BO

34、OLEAN; BEGIN IF a THEN n := b; ELSE n := c; END IF; output = n; END PROCESS; END example; 6.3 IF语句概述语句概述 输输 入入输输 出出din0 din1 din2 din3 din4 din5 din6 din7 output0 output1 output2 x x x x x x x 0 0 0 0 x x x x x x 0 1 1 0 0 x x x x x 0 1 1 0 1 0 x x x x 0 1 1 1 1 1 0 x x x 0 1 1 1 1 0 0 1 x x 0 1 1 1

35、 1 1 1 0 1 x 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1表表6-2 8线线-3线优先编码器真值表线优先编码器真值表 注：表中的注：表中的“x”为任意，类似为任意，类似VHDL中的中的“”值。值。 X康芯科技康芯科技【例【例6-15】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR(0 TO 7); output : OUT STD_LOGIC_VECTOR(0 TO 2) );END coder;ARCHITECT

36、URE behav OF coder IS SIGNAL SINT : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN PROCESS (din) BEGIN IF (din(7)=0) THEN output = 000 ; ELSIF (din(6)=0) THEN output = 100 ; ELSIF (din(5)=0) THEN output = 010 ; ELSIF (din(4)=0) THEN output = 110 ; ELSIF (din(3)=0) THEN output = 001 ; ELSIF (din(2)=0) THEN outp

37、ut = 101 ; ELSIF (din(1)=0) THEN output = 011 ; ELSE output = 111 ; END IF ； END PROCESS ； END behav; G1 G2A G2B C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 x 1 x x x x 1 1 1 1 1 1 1 1 x x 1 x x x 1 1 1 1 1 1 1 1 0 x x x x x 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0

38、 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 74LS138译码器的真值表LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder3_8 IS PORT(g1,g2a,g2b : IN STD_LOGIC; a,b,c : IN STD_LOGIC; y : OUT STD_LOGIC_V

39、ECTOR(7 DOWNTO 0);END decoder3_8;ARCHITECTURE rtl OF decoder3_8 IS SIGNAL comb : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN combyyyyyyyyy=XXXXXXXX; END CASE; ELSE y=11111111; END IF; END PROCESS decoder_process;END rtl;带同步复位端的D触发器dclkqqbresetLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sync_rdff IS PORT(

40、d,clk : IN STD_LOGIC; reset : IN STD_LOGIC; q,qb : OUT STD_LOGIC);END sync_rdff;ARCHITECTURE rtl OF sync_rdff ISBEGIN rdff_process:PROCESS(clk) BEGIN IF(clkEVENT AND clk=1)THEN IF(RESET=0)THEN q=0; qb=1; ELSE q=d; qb so so so so so NULL ; END CASE; END PROCESS; 6.4.3 进程要点进程要点 6.4 进程语句归纳进程语句归纳 3. 进程必须由敏感信号的变化来启动进程必须由敏感信号的变化来启动 4. 进程语句本身是并行语句进程语句本身是并行语句 【例【例6-16】ENTITY mul ISPORT (a, b