计算机组成原理第二章(第五讲).

1、计算机组成原理第一章第一章 计算机系统概论计算机系统概论第二章第二章 运算方法和运算器运算方法和运算器第三章第三章 存储系统存储系统第四章第四章 指令系统指令系统 第五章第五章 中央处理器中央处理器 第六章第六章 总线系统总线系统 第七章第七章 外围设备外围设备 第八章第八章 输入输出系统输入输出系统第九章第九章 并行组织并行组织目录计算机组成原理计算机组成原理3 上一讲回顾1.1.带符号的阵列乘法器带符号的阵列乘法器（1 1）对）对2 2求补电路（图求补电路（图2.72.7）（2 2）带求补级的阵列乘法器（图）带求补级的阵列乘法器（图2.82.8）2.2.补码并行乘法补码并行乘法（1 1）补

2、码与真值转换公式）补码与真值转换公式（2 2）一般化的全加器形式）一般化的全加器形式（3 3）直接补码阵列乘法器）直接补码阵列乘法器 2.4.1 原码除法运算原理原码除法运算原理 两个原码表示的数相除时，商的符号由两数的符号按位两个原码表示的数相除时，商的符号由两数的符号按位相加求得，商的数值部分由两数的数值部分相除求得。相加求得，商的数值部分由两数的数值部分相除求得。设有设有n位定点小数位定点小数(定点整数也同样适用定点整数也同样适用)：被除数，其原码为被除数，其原码为原原f .n110除数，其原码为除数，其原码为原原f .n110 则有商则有商q/，其原码为，其原码为q原原(f f)+(0

3、.n110/0.n110)商的符号运算商的符号运算qff f与原码乘法一样，用模与原码乘法一样，用模2求和求和得到。商的数值部分的运算，实质上是两个正数求商的运算。得到。商的数值部分的运算，实质上是两个正数求商的运算。根据我们所熟知的十进制除法运算方法，很容易得到二进制根据我们所熟知的十进制除法运算方法，很容易得到二进制数的除法运算方法，所不同的只是在二进制中，商的每一位数的除法运算方法，所不同的只是在二进制中，商的每一位不是不是“1”就是就是“0”，其运算法则更简单一些。，其运算法则更简单一些。2.4 定点除法运算定点除法运算 下面仅讨论数值部分的运算。设被除数下面仅讨论数值部分的运算。设被

4、除数0.1001，除数，除数0.1011，模仿十进制除法运算，以手算方法求，模仿十进制除法运算，以手算方法求的过程如下的过程如下:0.1 1 0 1商q0.1 0 1 1 0.1 0 0 1 0(r0) 被除数小于除数，商00.0 1 0 1 121除数右移1位,减除数,商1 0.0 0 1 1 1 0r1得余数r10.0 0 1 0 1 122除数右移1位,减除数,商10.0 0 0 0 1 1 0r2得余数r20.0 0 0 1 0 1 123除数右移1位,不减除数,商00.0 0 0 0 1 1 0 0r3得余数r30.0 0 0 0 1 0 1 124 除数右移1位,减除数,商10.0

5、 0 0 0 0 0 0 1r4 得余数r4得的商q0.1101，余数为r0.00000001。 在计算机中，小数点是固定的，不能简单地采用手算的办法。为便在计算机中，小数点是固定的，不能简单地采用手算的办法。为便于机器操作，使于机器操作，使“除数右移除数右移”和和“右移上商右移上商”的操作统一起来。的操作统一起来。事实上，机器的运算过程和人毕竟不同，人会心算，一看就知道够事实上，机器的运算过程和人毕竟不同，人会心算，一看就知道够不够减。但机器却不会心算，必须先作减法，若余数为正，才知道够减；不够减。但机器却不会心算，必须先作减法，若余数为正，才知道够减；若余数为负，才知道不够减。不够减时必须

6、恢复原来的余数，以便再继若余数为负，才知道不够减。不够减时必须恢复原来的余数，以便再继续往下运算。这种方法称为续往下运算。这种方法称为恢复余数法恢复余数法。要恢复原来的余数，只要当前。要恢复原来的余数，只要当前的余数加上除数即可。但由于要恢复余数，使除法进行过程的步数不固的余数加上除数即可。但由于要恢复余数，使除法进行过程的步数不固定，因此控制比较复杂。实际中常用定，因此控制比较复杂。实际中常用不恢复余数法不恢复余数法，又称，又称加减交替法加减交替法。其特点是运算过程中如出现不够减，则不必恢复余数，根据余数符号，其特点是运算过程中如出现不够减，则不必恢复余数，根据余数符号，可以继续往下运算，因

7、此步数固定，控制简单。可以继续往下运算，因此步数固定，控制简单。早期计算机中，为了简化结构，硬件除法器的设计采用串行的早期计算机中，为了简化结构，硬件除法器的设计采用串行的1 1位除位除法方案。即多次执行法方案。即多次执行“减法减法移位移位”操作来实现，并使用计数器来控制操作来实现，并使用计数器来控制移位次数。由于串行除法器速度太慢，目前已被淘汰。移位次数。由于串行除法器速度太慢，目前已被淘汰。 1.可控加法可控加法/减法减法(CAS)单元单元 和阵列乘法器非常相似，阵列式除法器也是一种并行运算和阵列乘法器非常相似，阵列式除法器也是一种并行运算部件，采用大规模集成电路制造部件，采用大规模集成电

8、路制造.与早期的串行除法器相比，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。高速运算速度。阵列除法器有多种多样形式，如不恢复余数阵列除法器，阵列除法器有多种多样形式，如不恢复余数阵列除法器，补码阵列除法器等等。补码阵列除法器等等。首先介绍可控加法首先介绍可控加法/减法减法(CAS)单元，它将用于并行除法单元，它将用于并行除法流水逻辑阵列中，它有四个输出端和四个输入端。当输入线流水逻辑阵列中，它有四个输出端和四个输入端。当输入线P0时，时，CAS作加法运算；当作加法运算；当P1时，时，CAS作减法运

9、算。作减法运算。2.4.2 并行除法器并行除法器 CAS单元的输入与输出的关系可用如下一组逻辑方程来表示：单元的输入与输出的关系可用如下一组逻辑方程来表示： SiAi (Bi P) Ci Ci1(AiCi)(Bi P)AiCi (2.32) 当当P0时，方程式时，方程式(2.32)就等于式就等于式(2.23)，即得我们熟悉的一位全加器，即得我们熟悉的一位全加器(FA)的公式：的公式：SiAi Bi CiCi1AiBiBiCiAiCi 当当P1时，则得求差公式：时，则得求差公式： SiAi Bi CiCi1AiBiBiCiAiCi (2.33) 其中其中BiBi 1。在减法情况下，输入在减法情况

10、下，输入Ci称为借位输入，而称为借位输入，而Ci1称为借位输出。称为借位输出。 为说明为说明CAS单元的实际内部电路实现，将方程式单元的实际内部电路实现，将方程式(2.32)加以变换，可加以变换，可得如下形式：得如下形式： 在这两个表达式中，每一个都能用一个三级组合逻辑电路在这两个表达式中，每一个都能用一个三级组合逻辑电路(包括反向包括反向器器)来实现。因此每一个基本的来实现。因此每一个基本的CAS单元的延迟时间为单元的延迟时间为3T单元。单元。 假定所有被处理的数都是正的小数。假定所有被处理的数都是正的小数。不恢复余数的除法也就是加减交替法。在不恢复余数的除法阵列中，不恢复余数的除法也就是加

11、减交替法。在不恢复余数的除法阵列中，每一行所执行的操作究竟是加法还是减法，取决于前一行输出的符号与每一行所执行的操作究竟是加法还是减法，取决于前一行输出的符号与被除数的符号是否一致。当出现不够减时，部分余数相对于被除数来说被除数的符号是否一致。当出现不够减时，部分余数相对于被除数来说要改变符号。这时应该产生一个商位要改变符号。这时应该产生一个商位“0”，除数首先沿对角线右移，然，除数首先沿对角线右移，然后加到下一行的部分余数上。当部分余数不改变它的符号时，即产生商后加到下一行的部分余数上。当部分余数不改变它的符号时，即产生商位位“1”，下一行的操作应该是减法。，下一行的操作应该是减法。 下图示

12、出了下图示出了4位除位除4位的不恢复余数阵列除法器的逻辑原理图。位的不恢复余数阵列除法器的逻辑原理图。2.不恢复余数的阵列除法器不恢复余数的阵列除法器 其中其中被除数被除数0.123456 (双倍长双倍长)除数除数0.123商数商数0.q1q2q3余数余数0.00r3r4r5r6字长字长 n14 由图看出，该阵列除法器是用一个可控加法由图看出，该阵列除法器是用一个可控加法/减法减法(CAS)单元所组成单元所组成的流水阵列来实现的。推广到一般情况，一个的流水阵列来实现的。推广到一般情况，一个(n1)位除位除(n1)位的加减位的加减交替除法阵列由交替除法阵列由(n1)2个个CAS单元组成，其中两个

13、操作数单元组成，其中两个操作数(被除数与除数被除数与除数)都是正的。都是正的。（1）单元之间的互连是用）单元之间的互连是用n3的阵列来表示的。这里被除数的阵列来表示的。这里被除数是一是一个个6位的小数位的小数(双倍长度值双倍长度值)： 0.123456 它是由顶部一行和最右边的对角线上的垂直输入线来提供的。它是由顶部一行和最右边的对角线上的垂直输入线来提供的。（2）除数是一个）除数是一个3位的小数：位的小数：0.123它沿对角线方向进入这个阵列。这是因为，在除法中所需要的部分它沿对角线方向进入这个阵列。这是因为，在除法中所需要的部分余数的左移，可以用下列等效的操作来代替：即让余数保持固定，而将

14、余数的左移，可以用下列等效的操作来代替：即让余数保持固定，而将除数沿对角线右移。除数沿对角线右移。（3）商）商q是一个是一个3位的小数：位的小数：q0.q1q2q3它在阵列的左边产生。它在阵列的左边产生。（4）余数）余数r是一个是一个6位的小数：位的小数：r0.00r3r4r5r6它在阵列的最下一行产生。它在阵列的最下一行产生。 最上面一行所执行的初始操作经常是减法。因此最上面一行的控制最上面一行所执行的初始操作经常是减法。因此最上面一行的控制线线P固定置成固定置成“1”。减法是用。减法是用2的补码运算来实现的，这时右端各的补码运算来实现的，这时右端各CAS单单元上的反馈线用作初始的进位输入。

15、每一行最左边的单元的进位输出决元上的反馈线用作初始的进位输入。每一行最左边的单元的进位输出决定着商的数值。将当前的商反馈到下一行，我们就能确定下一行的操作。定着商的数值。将当前的商反馈到下一行，我们就能确定下一行的操作。由于进位输出信号指示出当前的部分余数的符号，因此，它将决定下一由于进位输出信号指示出当前的部分余数的符号，因此，它将决定下一行的操作将进行加法还是减法。行的操作将进行加法还是减法。对不恢复余数阵列除法器来说，在进行运算时，沿着每一行都有进对不恢复余数阵列除法器来说，在进行运算时，沿着每一行都有进位位(或借位或借位)传播，同时所有行在它们的进位链上都是串行连接。而每个传播，同时所

16、有行在它们的进位链上都是串行连接。而每个CAS单元的延迟时间为单元的延迟时间为3T单元，因此，对一个单元，因此，对一个2n位除以位除以n位的不恢复余位的不恢复余数阵列除法器来说，单元的数量为数阵列除法器来说，单元的数量为(n1)2，考虑最大情况下的信号延迟，考虑最大情况下的信号延迟，其除法执行时间为其除法执行时间为td3(n1)2T(2.34) 其中其中n为尾数位数。为尾数位数。 例例20 0.101001， 0.111， 求求。 解：余数固定，除数右移。相当于除数固定，余数左移。解：余数固定，除数右移。相当于除数固定，余数左移。 当被除数和除数送至阵列除法器输入端后，当被除数和除数送至阵列除

17、法器输入端后，经过经过3(n1)T时间延迟，便在除法器输出端得到稳时间延迟，便在除法器输出端得到稳定的商数定的商数q和余数和余数r的信号电平。与串行除法器相比，的信号电平。与串行除法器相比，明显的优点是省去了复杂的控制线路，提高了运算明显的优点是省去了复杂的控制线路，提高了运算速度。速度。 计算机中除了进行加、减、乘、除等基本算术运算外，计算机中除了进行加、减、乘、除等基本算术运算外，还可对两个或一个逻辑数进行逻辑运算。还可对两个或一个逻辑数进行逻辑运算。 所谓逻辑数，是指不带符号的二进制数。利用逻辑运算所谓逻辑数，是指不带符号的二进制数。利用逻辑运算可以进行两个数的比较，或者从某个数中选取某

18、几位等操作。可以进行两个数的比较，或者从某个数中选取某几位等操作。 计算机中的逻辑运算，主要是指逻辑非、逻辑加、逻辑计算机中的逻辑运算，主要是指逻辑非、逻辑加、逻辑乘、逻辑异四种基本运算。乘、逻辑异四种基本运算。2.5定点运算器的组成定点运算器的组成 逻辑非也称求反。对某数进行逻辑非运算逻辑非也称求反。对某数进行逻辑非运算,就是按位求它就是按位求它的反，常用变量上方加一横来表示。的反，常用变量上方加一横来表示。 1.逻辑逻辑非非运算运算 2.逻辑逻辑加加运算运算 对两个数进行逻辑加，就是按位求它们的对两个数进行逻辑加，就是按位求它们的“或或”，所以，所以逻辑加又称逻辑或，常用记号逻辑加又称逻辑或，常用记号“V”或或“”来表示。来表示。3.逻辑逻辑乘乘运算运算 对两数进行逻辑乘，就是按位求它们的对两数进行逻辑乘，就是按位求它们的“与与”，所以逻，所以逻辑乘又称辑乘又称“逻辑与逻辑与”，常用记号，常用记号“”或或“”来表示。来表示。4.逻辑逻辑异异运算运算 对两数进行异就是按位求它们的模对两数进行异就是按位求它们的模2和，所以逻辑异又和，所以逻辑异又称称“按位加按位加”，常用记号，常用记号“ ”表示。表示。 由一位全加器由一位全加器(FA)构成的行波进位加法器，它可以实现补码数的加构成的行波进位加法器，它可以实