微机原理8088的总线与时序.

1、第四章第四章 8088的总线与时序的总线与时序4.1 8088引脚功能 8088是具有40个引脚，双列直扦式封装的芯片，很多引线为双重功能。当把8088CPU与存储器和外设构成一个计算机系统时，根据所连的存储器和外设的规模，8088可以有两种不同的组态（两种模式）： 最小组态用8088构成一个较小系统（构成单一处理器系统），即所连的存储器容量是不大，片子不多，则系统的控制总线由CPU直接提供。 最大组态用8088构成一个较大系统（构成多处理器系统），此时系统的控制信号不能由CPU直接提供，而必须由总线控制器8288控制产生总线控制信号。如PC微机的8088 CPU就是工作在最大组态下，除808

2、8外，还可外接8087协处理器。 工作在什么组态由一个引脚MN/MX控制。 在两种不同组态下引脚有不同的名称和意义（P171、图41）。（ 一般CPU有几类引脚：地址线与数据线，控制与状态线，电源与定时线。一、地址和数据线一、地址和数据线（1）AD7AD0 低8位地址/数据线，数据与地址分时复用，利用内部的多路开关，从时间上来区分地址与数据。当CPU访问存储器或外设时，先输出访问地址，由外部锁存器锁存地址，再读/写所需要的数据。它可输入/输出（双向），三态输出。（2）A15A8 中间8位地址线，内部有锁存，他只能输出，三态输出。（3）A19A16/S6S3 高四位地址/状态线，地址与状态分时复

3、用。4位地址也由外部锁存，先输出地址，后输出状态。只能输出，三态输出。 S6 S5 S4 S3 不用 表示F的IF位 0 0 ES 0 1 SS 1 0 CS 1 1 DS S4S3组合表示哪个段寄存器正在被使用二、控制和状态线二、控制和状态线分两种：一种分两种：一种8088组态组态 有关的线，另一类是与组态无关的线。有关的线，另一类是与组态无关的线。1、MN/MX 工作模式标志（输入），最小/最大组态输入控制信号。即接+5V 最小组态，接地 最大组态。2、最小组态下的引线：（1）IO/M 区分是存储器访问还是I/O访问（输出，三态），输出低电平访问存储器，输出高电平 I/O访问。（2）WR

4、写信号（输出，三态），低电平有效，在执行存储器或I/O端口的写操作时输出的一个选通信号。（3）INTA 中断响应信号（输出），低电平有效，是8088响应外部INTR而发出的响应回答信号。 （4）ALE 地址锁存允许信号（输出），高电平有效，是8088发出的选通脉冲，将地址锁存到外部地址锁存器中。（5）DT/R 数据发送/接收信号（输出，三态），输出低电平 接收数据，输出高电平 发送数据。（6）DEN 数据允许信号（输出，三态），低电平有效。（7）SSO 系统状态信号（输出），与IO/M，DT/R一起，反映8088所执行的操作（如P119.表4-1所示相似）。（8）HOLD 保持请求（输入），高

5、电平有效，用于直接存储器存取操作，即DMA请求输入信号。（9）HLDA 保持响应信号（输出），DMA响应回答信号。 当其他外设要求占用三总线时，就向8088发出HOLD信号，请求接管三总线；8088收到该信号，发出HLDA信号，同时使三总线处于高阻状态，此时外设控制总线，进行DMA传送，传送后，外设撤除HOLD信号。8088也撤除HLDA信号，又控制三总线。3、最大组态下的引线：、最大组态下的引线：（1）S2，S1，S0 三个状态信号（输出，三态），当8088工作在最大组态时，没有WR，DEN，DT/R，IO/M等对存储器和I/O端口进行读/写操作的直接控制信号输出。这些读/写操作信号，由总线

6、控制器8288根据8088提供的这三根状态信号译码后输出。三状态编码后所对应的操作P119、表4-1所示， 即现行总线周期。（2）RQ/GT0，RQ/GT1 总线请求输入/允许（同意）。信号（输入/输出），低电平有效，即最大组态下的DMA请求/允许信号，由外设发来的总线请求信号。CPU发出总线允许信号均由此线传送。 允许两个外设发出请求信号，RQ/GT0优先权高于RQ/GT1。（3）LOCK 锁定信号（输出，三态），低电平有效（该信号由前缀指令LOCK使其有效）；有效时，表示告诉外设的总线主控制设备不能获得对系统的总线控制权。既封锁其他主控制设备，不允许占用总线。（4）QS0，QS1 队列状态

7、信号（输出），即组合表示了CPU内部指令队列的状态： （4字节单元，存放等待执行）QS1 QS00 0 无操作0 1 取指令的第一个字节1 0 队列为空1 1 队列中取出的不是指令第一个字节4、与组态无关的引线：、与组态无关的引线：（1）RD 读选通信号（输出，三态），低电平有效，有效时，表示正在进行存储器或I/O读。（2）READY 准备就绪信号（输入），高电平有效，它是存储器或I/O口送来的响应信号。CPU寻址的存储器或I/O设备没有准备好时应该将该信号置为低电平，CPU则等待，直至准备好才完成数据传送。（3）TEST 测试信号（输入），低电平有效，它是由WAIT指令来检查的信号。即执行W

8、AIT指令时，CPU监视TEST端，为低电平时，则执行WAIT后面的指令；为高时，CPU进入空转等待状态。用来与外设同步。（4）INTR 中断请求信号（输入），它是外设发来的可屏蔽中断请求信号，高电平有效（电平触发输入信号），是否响应中断还决定于中断允许标志。（5）NMI 非屏蔽中断请求信号（输入），它是边沿触发信号，是不可屏蔽的，即只要有非屏蔽中断请求信号，就进入非屏蔽中断服务。（6）RESET 复位信号（输入），即输入 4T 高电平信号，CPU立即结束现行操作，内部复位，再返回低时，重新启动执行：标志清0：F0000H,即禁止可屏蔽中断和单步中断; DS,SS,ES和IP复位为0000H;

9、CS置FFFFH，即一复位则转到FFFF0H单元执行指令.复位地址三、电源和定时线三、电源和定时线 (1) VCC+5V（10%）。（2）GND地线。（3）CLK时钟信号（输入），一般由时钟信号发生器8284输出，它提供8088的定时操作，PC机使用CLK=4.77MHz,周期为210ns。附：倍频80486DX2微处理器内部的时钟与外部的时钟频率不同，当系统时钟进入微处理器内部时，80486DX2会将其倍频，即内部2，如80486DX2-66的系统时钟为33MHz，CPU内部时钟为66MHz（所以内部处理速度快，外部速度慢，太快了速度跟不上）。4.2 8088的的CPU系统系统 CPU系统的

10、作用 产生系统三总线，由引脚功能可知，还需附加地址锁存器，数据总线驱动器，时钟信号产生器，总线控制器等。一、地址锁存器地址锁存器1.作用将CPU发出的动态地址锁存，即暂存器。因为低8位与高4位地址和数据与状态分时复用，先输出地址，后输出数据/状态，然后利用这些稳定的地址，选择某个存储单元或I/O口来读/写。DMA期间隔离8088与系统总线。 片内总线总线分 芯片总线 系统总线2.电路： Intel 8282锁存器8位锁存器（8个D锁存器），三态输出。 74LS3738D锁存器，三态输出（透明锁存器即允许端G是高电平时，Q输出将跟随数据D输入；当G为低时，输出端将被锁存已经建立起的数据），8根数

11、据输入，8根数据输出，共选通G，共输出控制OE 。 P.175、图4.3。二、双向总线驱动器（数据缓冲器）二、双向总线驱动器（数据缓冲器）1、作用增加8088的输出数据的驱动能力，隔离系统数据总线与CPU数据线（DMA期间需要隔离），实现双向收发。2、电路Intel 8286收发器（8位总线收发器）；74LS245 8总线传送器，非反相三态门。三、时钟信号发生器三、时钟信号发生器Intel 8284A （ P.177.图4-5）1、作用8088内部没有时钟信号产生电路。而用8284向8088及系统提供符合定时要求的时钟信号CLK，准备好信号READY，复位信号RESET。2、电路Intel 8

12、284。三个功能块：时钟产生电路，复位电路，准备就绪电路。以PC为例：8284内部一晶体震荡器，只要外接一石英晶体，便产生和晶体共振荡频率的时钟OSC，经三分频成CLK时钟信号，再二分 频成PCLK某些外设时钟（主要是8253计数器）。当加电或按CTRL-ALT-DEL键时，开关电源产生电源的RES信号送8284，内部复位逻辑便产生系统复位信号RESET。当等待状态逻辑电路产生的准备就绪RDY及对应地址允许信号AEN有效时，使8284和时钟同步产生准备就绪READY信号。Intel 8284内部电路框图：四、最小组态下的四、最小组态下的CPU系统系统 将上述器件组合起来，便可构成CPU系统（P

13、179、图47）。 高4位地址，低8位地址，分时复用，必须外锁存，中间8位可以锁存或加244缓冲，在此全部锁存。数据线可加双向驱动器，或直接输出（小系统）。用8088的数据允许信号DEN接245的G， 8088的的收发控制DT/R接245的DIR。最小系统下的控制信号可以直接作系统控制总线，RD，WR和输入输出/存储器选择控制经组合形成存储器读/写，和I/O读/写。组合逻辑电路参见P179、图48。五、总线控制器五、总线控制器82881、作用因为最大组态时，总线控制信号（如ALE、存储器读/写、I/O读写等）不能由8088直接提供，它只提供状态信号S0S2，8088对此译码转换为总线控制信号。

14、2、电路P178、图46所示；组成：状态译码对S0S2译码；命令信号发生器产生命令信号；控制信号产生器产生总线控制信号；控制逻辑控制8288工作方式。3、命令信号输出存储器读/写，I/O读/写，中断响应信号。（1）MRDC存储器读命令（MEMR）通知被选正单元，把数据发送到数据总线上。（2）MWTC存储器写命令（MEMW）把数据线上的数据，写入被选中存储单元。（3）AMWC存储器超前写命令（MEMW），同MWTC，只是提前一个时钟脉冲。（4）IORCI/O读命令（IOR），通知被选中I/O口，把数据发送到数据线上。（5）IOWCI/O写命令（IOW），把数据线上的数据，写入被选中I/O口。（6

15、）AIOWCI/O超前写，同IOWC，超前一个时钟脉冲。（7）INTA中断响应信号，通知中断外设，它所发生的中断请求已被响应，在INTA有效期内，把中断类型码送DB。 IOWC，AIOWC两个时序相同，PC中使用AIOWC。4、总线控制信号、总线控制信号（1）DT/R数据发送/接收信号，以控制数据传送的方向。（2）DEN数据总线允许信号，用来把数据收发器和总线接通。（3）MCE/PDEN设备级联允许/外部数据允许信号（PC机未使用）。（4）ALE地址锁存信号。五、最大组态下的五、最大组态下的8088CPU系统系统 用上述芯片可构成最大组态下的8088CPU系统：P180.图49。 以上CPU系

16、统，即PC/XT机的控制核心电路 由三个373形成地址总线。 经245总线驱动器形成数据总线。 由8288总线控制控制形式控制总线。 8288的IOB接地，工作在系统总线方式；AEN由总线仲裁逻辑的AEN BRD 控制，AEN反相控制CEN，使之处于正常工作状态；373的OE也由AEN BRD控制；在AEN，CEN无效时，373，8288令为高阻状态，245隔离状态，隔离系统。 在PC中有一个8289总线裁决器，正是因为有它系统才允许多处理器驻留。 在系统总线上，总线的裁决根据8088系统的多总线裁决规程进行。 80286微机的控制核心80286CPU，82284时钟产生器，3733（8282

17、3）地址锁存24位AB，2452（82862）数据（16为DB）收/发器，82288总线控制器。 386/486微机也一样，也是由时钟产生器，地址锁存，数据收/发器，总线控制器及一些门电路组成。（注：无专用的82384/82484，时钟电路也是由门组成；AB、DB的位数不同）。作业：187. 2. 6.4.3 8088 CPU 的时序的时序 计算机是在计算机是在程序控制程序控制下工作的，程序的执行下工作的，程序的执行实际上是在时钟脉冲实际上是在时钟脉冲CLKCLK的统一控制下，一个节的统一控制下，一个节拍一个拍一个节拍地工作节拍地工作时序时序：CPUCPU的时序告诉人们的时序告诉人们CPUCP

18、U在每一个特时刻（时钟周期）究竟执行什麽在每一个特时刻（时钟周期）究竟执行什麽操作操作。 指令的执行，都要经过指令的执行，都要经过取指，译码，执行取指，译码，执行这这一系列动作，都是在一系列动作，都是在CPUCPU统一控制下一步一步进统一控制下一步一步进行的，它们都需要一定的时间行的，它们都需要一定的时间。如何确定每一。如何确定每一个动作的时间呢，由基本时序确定个动作的时间呢，由基本时序确定：指令周期，指令周期，总线周期，时钟周期总线周期，时钟周期。一一指令周期、总线周期、指令周期、总线周期、T T状态（时钟周状态（时钟周期）期）1T状态8088动作的最小单位，即一个时钟周期。如PC机，CLK

19、为4.77MHz，T=210ns。2指令周期执行一条指令所需要的时间。8088的指令周期是不等长的。MIN2个时钟周期，MAX200个时钟周期（如：16位乘除法指令）。3 3总线周期总线周期把指令周期划分为一个个总线把指令周期划分为一个个总线周期。周期。完成某些基本动作的时间完成某些基本动作的时间。基本的总线周期有。基本的总线周期有存储器读存储器读/ /写，写，I/OI/O端口读端口读/ /写写, ,中断响应周期。如从中断响应周期。如从存储器中取出一个字节就是一个总线周期。存储器中取出一个字节就是一个总线周期。有的指有的指令只需一个总线周期令只需一个总线周期MIN,MIN,有的可能有若干（有的

20、可能有若干（5 5个）个）个总线周期个总线周期MAXMAX，PCPC机一个基本的总线周期包含机一个基本的总线周期包含4 4个个T T；即；即840840nsns。二二 、最小状态下的典行时序分析、最小状态下的典行时序分析 最基本的总线周期是最基本的总线周期是CPUCPU与存储器或外设交换数据。与存储器或外设交换数据。1 1存储器读周期存储器读周期 一个基本的存储器读周期一个基本的存储器读周期由由4 4个个T T状态状态组成（即组成（即4 4个个时钟周期）。要从指定的存储单元读出数据，需要时钟周期）。要从指定的存储单元读出数据，需要下面一些下面一些信息信息： P182.P182.图图4 4101

21、0 时钟脉冲时钟脉冲 IO/MIO/M 高高4 4位地址位地址/ /状态状态 中间中间8 8位地址位地址A A1515-A-A8 8 低低8 8位地址位地址/ /数数ADAD7 7-AD-AD0 0 地址锁地址锁存存ALEALE 读读RDRD 数据发送数据发送/DT/R/DT/R 数据允许数据允许DENDEN由由IO/MIO/M确定是与存储器通信，在确定是与存储器通信，在T1T1状态开始变为低有效；状态开始变为低有效；必须确定地址，由必须确定地址，由2020条地址线条地址线确定，在确定，在T1T1状态开始状态开始2020位位地址有效；地址有效；因为分时复用，由因为分时复用，由ALEALE锁存地

22、址，在锁存地址，在T1T1状态开始状态开始ALEALE有效有效ALEALE结束锁存地址；结束锁存地址；因为分时复用，在因为分时复用，在T2T2状态状态转换转换为状态信号或三态，为后为状态信号或三态，为后面读作准备；面读作准备；地址锁存后，就可以读，在地址锁存后，就可以读，在T2T2状态开始状态开始RDRD有效有效; ;因为一般有数据收发器，在因为一般有数据收发器，在T1T1状态数据收发控制状态数据收发控制DT/RDT/R变变为低有效；在为低有效；在T2T2状态数据允许状态数据允许DENDEN变为有效；变为有效；在在T3T3状态开始，状态开始，数据有效数据有效，在，在T3T3的下降沿采样数据线，

23、的下降沿采样数据线，获取数据；获取数据； 由时序可知，所需信息由时序可知，所需信息, ,多数信息多数信息在在T T1 1有效；有效；T T2 2状态状态转换，转换，另一部分信息有效；另一部分信息有效；T T3 3工作状态工作状态（读（读数）；数）；T T4 4恢复恢复状态。状态。 若存储器速度较慢，不能满足基本的时序要求，若存储器速度较慢，不能满足基本的时序要求，则可用一个产生则可用一个产生READYREADY信号的电路，在信号的电路，在T T3 3和和T T4 4之之间插入间插入T TW W，以解决与存储器时间的配合。参见，以解决与存储器时间的配合。参见P182P182、图、图4-114-1

24、1。在在T T3 3状态开始采样状态开始采样READYREADY线为低，则插入线为低，则插入T TW W，只有，只有为高时才转为高时才转T T4 4。 2 2存储器写周期存储器写周期由由4 4个个T T组成组成.P.183 .P.183 图图4-12.4-12.和读相似和读相似, ,区别区别: :相同相同: IO/M 低电平有效低电平有效; 20位位AB有效；有效；ALE高电平有效高电平有效; DEN低电平有效低电平有效.主要区别： 在在T2T2状态时状态时, ,数据有效数据有效( (读在读在T3T3有效有效).). WRWR在在T2T2状态有效状态有效( (读读RDRD有效有效).). 发发

25、/ /收收DT/RDT/R应为应为高有效高有效( (读为低有效读为低有效).). 同样可插入同样可插入T TW W状态状态. .3. I/O3. I/O读周期读周期 在图在图4-104-10中中,IO/M,IO/M控制为高电平控制为高电平, ,地址只需低地址只需低1616位位. .4.I/O4.I/O写周期写周期 在图在图4-124-12中中,IO/M,IO/M控制为高电平控制为高电平, ,地址只需低地址只需低1616位。位。三三. .最大状态下的典型时序分析最大状态下的典型时序分析 即即PCPC机中时序机中时序. .1.1.存储器读周期存储器读周期 P.186.P.186.图图4-154-1

26、5与最小状态下图与最小状态下图4-104-10是相是相似的似的: :20位位AB有效有效; ALE高电平有效高电平有效; RD,DEN,DT/R低电平有效。低电平有效。主要区别：主要区别：在最大方式下在最大方式下, ,无无IO/MIO/M信号信号, ,访问存储器或访问存储器或I/OI/O口口由状态由状态S S2 2S S1 1S S0 0经经82888288译码控制译码控制, ,存储器读时存储器读时S S2 2S S1 1S S0 0=101.=101.时序中时序中S S2 2S S1 1S S0 0IO/MIO/M，在，在T T4 4前转换前转换为过渡状态为过渡状态S S2 2S S1 1S

27、 S0 0=111.=111.读控制所需的读控制所需的4 4种控制信号（种控制信号（ALEALE，RDRD，DENDEN，DTDTR R）, ,不由不由CPUCPU直接输出直接输出, ,而由而由82888288产生产生. .2.2.存储器写周期存储器写周期P.186 P.186 图图4-164-16与最小状态下图与最小状态下图4-4-1212是相似的是相似的: :20位位AB有效有效;ALE ，DTR 高电高电平有效平有效; WR,DEN低电平有效低电平有效;主要区别： 用S2S1S0 =110 IO/M,以选择存储器写. 4种控制信号,由8288提供. 写信号有两种:存储器超前写AMWC在T2开始 效.MWTC在T3开始有效(比最小状态下WR迟一 个T状态).3.I/O3.I/O读周期读周期P.187 P.187 图图4-174-17与最小状态下的图与最小状态下的图4-4-1010是相似的是相似的: : 16位位AB有效有效; ALE高电平有效；高电平有效；RD,DEN,DT/R 低电平有效低电平有效.主要区别： 用用S S2 2S S1 1S S0 0 =0