第10章逻辑功能部件pps2009524222659679

1、2022-5-102022-5-102022-5-10一般的数字处理器存储器存储器数据通路数据通路控制电路控制电路输输入入输输出出布线布线进行数据计算（包括算进行数据计算（包括算术运算和逻辑运算）术运算和逻辑运算）2022-5-10内容提要n多路开关n加法器和进位链n算术逻辑单元n移位器n乘法器2022-5-10D0D2D1D3K0,1YK1K0Y00D001D110D211D3310210110010DKKDKKDKKDKKY2022-5-10001DKK101DKK201DKK301DKK010KKD010KKD010KKD120KKDVDD310210110010DKKDKKDKKDKK

2、Y2022-5-10K1K0Y00D001D110D211D3Y1K1K0K0K0K0KD0D1D2D31K0K0K1K0K0KD0D1D2D3Y2022-5-10iiiiiABCCBACBACBACBASABCoSCiFulladder一位全加器一位全加器iiOACBCABC令令 G=AB P=BA进位产生信号进位产生信号进位传输信号进位传输信号BAD 进位取消信号进位取消信号iOPCGPGC),(iCPPGS),(1.定义定义2022-5-10全加器的反相特性SCBACBAiiABSCoCiFAABSCoCiFAS A B CiS A B Ci=CoA B CiCoA B Ci=Oiiii

3、CBCACABCBCABA2022-5-10逐位进位加法器最大时延最大时延结论结论: :1.1.逐位进位加法器的传播延时与逐位进位加法器的传播延时与N N成线性关系成线性关系2.2.优化逐位进位加法器的全加器单元时，优化优化逐位进位加法器的全加器单元时，优化“进位延时进位延时”比比“和延时和延时”重要重要FAFAFAFAA0B0S0A1B1S1A2B2S2A3B3S3Ci,0Co,0( Ci,1)Co,1Co,2Co,3td = O(N)tadder = (N-1)tcarry + tsum2022-5-102. 全加器电路设计（1 1）互补静态）互补静态CMOSCMOS组合逻辑电路组合逻辑电

4、路iiiiiABCCBACBACBACBASiiOACBCABC)(iOiCBACABCS变换思路：在不减慢进位产生速度的前提下，让变换思路：在不减慢进位产生速度的前提下，让“和和”与与“进位进位”产生的子电路之间共享某些逻辑来减少晶体产生的子电路之间共享某些逻辑来减少晶体管数目管数目2022-5-1028 Transistors(见书P168)ABBACiCiAXVDDVDDABCiBABVDDABCiCiABACiBCoVDDSCO=AB+BCi+ACiS=CO(A+B+Ci)+ABCi（1 1）互补静态）互补静态CMOSCMOS组合逻辑电路组合逻辑电路连接连接Cin Cin ( (关键路

5、径关键路径) )的管子尽量靠近输的管子尽量靠近输出端出端2022-5-10逐位进位加法器优化目标逐位进位加法器优化目标:使进位通路延迟最小使进位通路延迟最小进位链上的反相器可以利用加法器的反相特性消除进位链上的反相器可以利用加法器的反相特性消除ABSCoCiFAABSCoCiFAS A B CiS A B Ci=CoA B CiCoA B Ci=优化的优化的n位逐位进位加法器位逐位进位加法器A3FAFAFA奇数单元奇数单元偶数单元偶数单元FAA0B0S0A1B1S1A2B2S2B3S3Ci,0Co ,0Co ,1Co ,3Co ,2FAABSCiCoFAABSCoCi2022-5-10（2）传

6、输门加法器门级电路门级电路PCiPSPAPCOCiiOPCGPGC),(iCPPGS),(其中：其中： G=AB P=BAP为为1传传Ci， P为为0传传CiP为为1传传Ci， P为为0传传A或或B2022-5-10（2）传输门加法器ABPCiVDDAAAVDDCiAPABVDDVDDCiCiCoSCiPPPPPSum GenerationCarry GenerationSetupP=BABAP=24 Transistors(见书P170)传B传B2022-5-103.超前进位加法器采用提前进位办法（采用提前进位办法（CARRY LOOKAHEAD）令令 Gi=AiBi Pi=iiBA 进位产

7、生信号进位产生信号进位传输信号进位传输信号Ci=Gi+PiCi-1C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C011iiiiiiCPCBAS任何一位任何一位的进位输的进位输出只由本出只由本级和前级级和前级的输入信的输入信号组成而号组成而不必等待不必等待逐级传输逐级传输2022-5-10超前进位加法器原理框图超前进位电路图见书P1722022-5-10超前进位加法器结论n各门的输入端数一般小于等于4n位数较多时，四级与四级之间采用逐位加法2022-5-10K1K2

8、K3K4YABY=ABK4+ABK3+ABK2+ABK1既能进行算术运算，又能进行逻辑运算的单元既能进行算术运算，又能进行逻辑运算的单元K4K3K2K1Y000000001111111100001111000011110011001100110011010101010101010101BABAABABBABABABABBAABABA2022-5-10四、移位器AiAi-1BiBi-1RightLeftnopBit-Slice i.1. 一位可编程移位器一位可编程移位器2022-5-102. 桶式移位器桶式移位器(右移，符号位右移，符号位A3自动复制自动复制)Sh3Sh2Sh1Sh0Sh3Sh2

9、Sh1A3A2A1A0B3B2B1B0: Control Wire: Data Wire行数代表字长行数代表字长列数代表最大的可移位数列数代表最大的可移位数特点：特点：1.信号只需要通过一个信号只需要通过一个传输门，传播延时为常数传输门，传播延时为常数2.面积主要被布线通道占据面积主要被布线通道占据2022-5-10BufferSh3Sh2Sh1Sh0A3A2A1A0桶式移位器版图桶式移位器版图2022-5-103. 对数移位器对数移位器Sh1 Sh1Sh2 Sh2Sh4 Sh4A3A2A1A0B1B0B2B3移位数控制为移位数控制为2i，设最大移位宽，设最大移位宽度为度为M位，则移位级数为位

10、，则移位级数为log2M，速度也取决于速度也取决于log2M2022-5-10对数移位器工作原理对数移位器工作原理(左移）左移）2022-5-10移位器结论n对数移位器无需编解码。n桶式移位器适合于小型移位器，对于较大规模的移位器，对数移位器更有效（级数比桶式的少）。n对数移位器的速度取决于log2M（M为为移位宽度），当传输门串联级数较多时，可插入缓冲器提高速度。2022-5-10五、乘法器1.二进制乘法二进制乘法x部分积被乘数 乘数 结果1 0 1 0 1 01 0 1 0 1 01 0 1 0 1 01 1 1 0 0 1 1 1 00 0 0 0 0 01 0 1 0 1 01 0 1

11、 1硬件如何实现？硬件如何实现？与门与门加法器加法器2022-5-102.并行阵列乘法器Y0Y1X3X2X1X0X3HAX2FAX1FAX0HAY2X3FAX2FAX1FAX0HAZ1Z3Z6Z7Z5Z4Y3X3FAX2FAX1FAX0HAZ2Z02022-5-10MxN阵列乘法器的关键路径Y0Y1X3X2X1X0X3HAX2FAX1FAX0HAY2X3FAX2FAX1FAX0HAZ1Z3Z6Z7Z5Z4Y3X3FAX2FAX1FAX0HAZ2Z0tmult（M-1）+(N-2)tcarry+(N-1)tsum+tand设计原则：使加法设计原则：使加法器的器的sum和和carry延时相同延时相