超大规模集成电路设计基础-第五章

1、第五章 物理设计的基本要素 前面考察了制造的基本生产工序。本章中将研究把一个逻辑电路转换成硅片的细节，即所谓的物理设计。一些细节，如一个图案区域所允许的最小尺寸规定这时变得非常关键。然而在VLSI芯片物理设计中最重要的学习内容，就是如何使用CAD工具以及描述硅掩膜的数据库结构。它们提供生产一个芯片所需要的信息，并且提供层次化设计大规模复杂逻辑电路的基础。5.1 基本概念 对于给定的一组工艺参数，将发现一个逻辑门的电气特性取决于管子的宽长比。物理设计必须考虑这些方面。 物理设计的过程是运用称为版图编辑器的计算机工具来完成的。 为了解决复杂的问题，首先是设计简单的门门，且把它们的描述存放在一个库库

2、的子目录或文件夹中。这些预先设计的门构成库单元库单元。用库单元来构建逻辑块，即通过复制基本单元来构建较大、较复杂的电路。这一过程称为单元例举例举，而复制的单元称为例图例图。CAD工具 版图编辑器 电路模拟程序 版图与电路图对照（LVS） 设计规则检查（DRC） 布局布线程序 电气规则检查（ERC）5.2 基本结构的版图 从定义芯片中各个区域的顺序开始，掩膜工序为：从p型衬底开始n阱有源区多晶p区n区有源区接触多晶接触金属层1 通孔金属2 覆盖玻璃 本节研究如何运用基本的掩膜顺序来设计芯片上的基本结构。对每个结构介绍相关的设计规则。在每一层上的图形都有设计规则，说明一条线的最小宽度w及在相邻多边

3、形之间的边至边的最小间距s。 w和s的实际值取决于在什么层。设计规则只是针对那一层掩膜上的图形。5.2.1 n阱运用n阱掩膜来定义n阱当一个当一个n阱用来制造阱用来制造pFET时，它必须连接到电源时，它必须连接到电源VDD5.2.2 有源区在隔离（场）氧化物生长之后，有源区是平坦的部分且通向硅圆片顶部。而场氧（FOX）则存在于圆片其余地方。Wa和Saa是在最大密度设计中应当保证的最小值。一个区域不是有源区，那么按设定它就是场氧区。SurfaceActiveFOX5.2.3 掺杂硅区nSelect掩膜定义了覆盖包含有源区的区域。如果只包含nSelect和Active掩膜，可以把n区域表示成:)(

4、)(ActivenSelectn形成p型有源区是由pSelect掩膜定义的离子注入实现的当pSelect掩膜和Active掩膜区在nWell区内重叠时就形成了p区。)()()(nWellActivepSelectp5.2.4 MOSFET当一条多晶栅线完全越过n或p区域时，就会形成自对准的MOSFET结构。对多晶图形的基本设计规则是：多晶至多晶的最小间距多晶最小宽度pppsw 为了建立掩膜，只是把一个多边形加到多晶掩膜上，把n区分隔成两个区域设计规则：多晶线的最小宽度pwL露头多晶离开有源区的最短pod)()()(PolyActivenSelectnFET)()()(PolyNOTActive

5、nSelectnpFET也以同样的方式形成的，n阱区域为隐含存在的p衬底所包围)()()()(nWellPolyActivepSelectpFET)()()()(nWellPolyNOTActivepSelectpMOSFET的设计值及有效值关键尺寸是沟长L和沟宽WL是由多晶栅线的宽度确定的。W是由晶体管有源区的边长确定的，因为这一区域定义了源/漏离子注入硅中的地方。Lo的存在是由于在注入退火步骤期间的横向掺杂所致。有效沟长：LLLLLoeff2 由于生长场氧区引起有源区域减少，沟道宽度也会小于设计值。这称为有源区的侵蚀。 有效沟宽： 分析电气特性时管子的宽长比总是有效值比，而非设计尺寸的比（

6、W/L）。WWWeff5.2.5 有源区接触一个有源区接触是在氧化物上刻孔，使第一层金属能接触n或p有源区。这些接触是由有源区接触掩膜及通常的覆盖所定义的。因为接触是放在一个n或p+区域之内，因此它要服从有关周围距离的设计规则。achacvacddd,5.2.6 金属层1下图表示第一层金属线及一个连至n区的有源区接触的横截面，右图为这一结构的一种掩膜。图中有两条设计规则：距至有源区接触的最小间金属层线的最小宽度金属层1111acmmsw每个接触的特征是它的电阻：这个电阻是由于金属连接造成的。为了限制总电阻，通常采用设计规则允许的尽可能多的接触。接触电阻cR因为所有的接触都是并联的，所以有N个接

7、触的金属线至有源区接触的连接的等效电阻为：这些接触使电流分开流动ceffcRNR1,MOSFET的源和漏端通常处在金属层1上，如右图所示：设计规则：最小间距从多晶至有源区接触的acps规定了与周边的距离以确保有源区接触不会破坏任何多晶栅；间距从有源区至多晶的最小pas规定的间隔距离示考虑自对准FET工序，它保证即使多晶掩膜没有准确的对准圆片上形成的有源区图案，FET也有合适的尺寸多晶接触可以用来在金属层1和多晶栅之间形成电气连接在右边版图的下部，金属和多晶没有连接，这为“穿越”最后考察一对串联FET的例子：重要的设计规则：多晶间的最小间距多晶至pps为了得到一对并联的FET，中间增加了接触孔。

8、acpacggsds2两条栅之间的距离当采用公共的有源区形成具有不同W值的FET时，需要引入另一条设计规则多晶栅至有源区的间距Spa是指一条栅的边与有源的边界改变处之间的距离。在这一设计中这条规则要应用两次，因为两个FET都存有源区边界改变的情形。5.2.7 通孔和多层金属5.2.8 防止闩锁现象闩锁是可能发生在用体硅CMOS工艺生产的电路中的一种情况。当一个芯片处在闩锁状态时，它会从电源吸取很大的电流，但对输入激励却没有响应而不能正确工作。这一路径具有非常低的电阻而能产生很大的电流。理解闩锁的关键是注意体硅工艺在电源和地之间产生了4层的pn结构。 当VDD到达一个转折电压VBO时，pn节反向

9、阻断特性由于内部电场而被破坏。于是就有如图所示的大电流，这表明芯片已进入闩锁状态。在物理设计层次上就可以设计阻止闩锁，即可以采取各种规则来避免形成电流通路。由于电流必须流过n阱和p衬底，可以在许多不同位置上放上VDD和地连接，以使电流绕开这个“坏”路径。每当一个pFET连到电源时，则放置一个n阱接触每当一个nFET连到地时，则放置一个p衬底接触 此外，FET采用两个单独的阱，一个n阱放pFET及一个p阱放nFET可帮助阻止电流路径的形成。 由于闩锁是由高电压引起的，因此在设计具有较高感应“噪声”电平的电路时须特别小心。5.2.9 版图编辑器无论何时当有源区为nSelect包围时，就形成n；无论

10、何时当有源区为pSelect包围时，就形成p；无论何时当多晶把一个n区域划分成两个分开的部分时就形成nFET；无论何时当多晶把一个p区域划分成两个分开的部分时就形成pFET；在导电层（n，p，多晶，金属等）之间不存在电流路径，除非提供一个接触刻孔。版图编辑器通过对每层定义不同的颜色和/或填充样式以便在看图时加以区分。当芯片版图完成时，它通常以一种标准的格式送到工艺线。最常用的文件格式也许就是GDS标准格式，它是早期以微型计算机为基础的CAD系统的格式标准。学术界的用户常常生成CIF格式的文件，这一格式是在20世纪70年代开发的。5.3 单元概念物理设计中基本的建筑块称为“单元”作为基本单元的逻

11、辑门为每一个逻辑门在最底层设计物理版图在设计层次上，我们并不关心内部细节，只有门的外部特性才重要。现考察一个单元：baf这个新单元的总宽度为：一旦定义了这个新单元，它就可以作为一个建筑块来用，而不需把它分解成最初构建她的几个单元。在物理层上如何构建基本的单元集合： 第一个研究内容是如何放置电源线VDD和VSS。22NANDNOTXX电源和地线都显示在金属层1上，在这两条线之间的间距为：节距为：这两者的关系是：用于p管的n阱区放在VDD的附近，而在VSS附近的区域留给了p衬底，因为n管连接到VSS。之间的边到边的距离和在SSDD11VVmmD线的中线之间的距离和在SSDD11VVmmPDDmmm

12、mwDP1111一旦布置了电源和地线，就可以在它们之间放置FET。可以有两种不同的方法确定管子的方向左边的FET的源漏沿水平方向，FET沟宽Wp和Wn是由Dm1m1和n阱尺寸限制的右边的沟宽Wp和Wn可按需要选择尺寸，然而单元的宽度会变大以上的两种FET位置各自的优缺点表现在下图左图为水平放置的管子，希望能使D1足够大，以便包含所需要的最复杂的门。如果采用垂直的管子，则D2的值可以比D1小差别就在于单元的水平宽度，对于给定的电路，希望X2比X1大。把单元一块一块拼在一起称为“铺瓦”，下图所示为四个瓦片构成的一个简单的逻辑链。图a具有较大的D值，图bD值较小，但相对图a比较长。这种情况下，组合是

13、短的，但相当短。互连线布线对VDDVSS间距而言也是一个重要的考虑。解决这个问题的方法是把一排排的逻辑单元平行放置，且在这些行之间留有空间用于布线。与一排排逻辑平行走线的金属层1线可以用来按需要布置信号线。由于金属层2的线可以横越过金属层1，可用垂直线把逻辑单元连接到金属层1上。这种布图方法的主要缺点是相对于紧密排布的版图，它的逻辑密度相对较低。另一个高密度的技术是使VDD和VSS电源线交替布置，使在上面和下面的单元共享这些电源线。倒置逻辑单元是指它的方位与它上面或下面一行的逻辑单元的方位相颠倒。n阱区在VDD线周围，因此可以在电源线的上部和下部构建pFET。nFET则放置在VSS两侧。因为不

14、需要保留布线空间，所以这种办法可以高密度的放置单元这种布线主要缺点是在行之间的连接必须依靠金属层2或更高的金属层。因为金属层1已指派用于电源线。端口放置一个单元的输入和输出端口必须放置在易于互连线布线的地方在最初一层上，逻辑电路的输入是MOSFET栅端口，而输出是金属互连线。在布置单元端口时没有任何预先规定的限制，而且在实际中也可以采用内部端口。最重要的是保证在复杂设计中，单元可以按要求用导线连接在一起5.4 FET的尺寸确定和单位晶体管FET中的W/L尺寸连同工艺参数决定了管子的电气特性下图中所示的沟长和沟宽尺寸，可以运用几个简单的公式，估计某些与版图有关的管子的电特性。SDoxGIIWLC

15、CCox是每单位面积氧化层电容 IDIS一个合理的近似。但沟道区本身具有电阻Rchan，它阻止电流的流动。如果把沟道模拟成一个简单的矩形块，那么电阻就可近似为：)(1R)(,TGoxcscscschanVVCRWLRR沟道区的薄层电阻，FET并不那么简单，因此计算漏至源的电阻也是比较复杂的。然而Rchan总是反比于沟宽W：即增大W可以减小电阻，从而允许较大的电流。因此沟道尺寸确定了FET的电阻和电容。在nFET和pFET的最基本差别是产生电流的电荷极性。nFET是带负电荷的电子，pFET是带正电荷的空穴。电子比空穴更容易移动，即假设设计具有同样宽长比(W/L)的nFET和pFET，因为电子具有

16、较大的迁移率，所以n管的电阻就会小于p管的电阻。定义迁移率的比 ，r1，通常在2和3之间。对于相同尺寸的FET， 即p管的导电性不如n管好，n管比p管快。WRchan1pnpnr/rRRnpFET电阻可以通过改变沟道宽度W来调整。为了使nFET和pFET具有相同的电阻值RnRp，可以采用宽长比（W/L）p（W/L）n，以补偿迁移率方面的差别。在这设计中，电阻使相同的。然而栅电容不同例：考虑一个宽长比（W/L）n=4的nFET用r2.4工艺制造，为了构造具有相同电阻的pFET，必须选择（W/L）p=42.49.6一个同样值得提及的事实，p管比管比n管占有更大的表面面积管占有更大的表面面积。npL

17、WrLWGnGprCC电路版图一个很有用的起点是定义一个单位晶体管。这是一个具有规定宽长比的FET，它可以按要求在版图上进行复制。单位晶体管的一种选择是最小尺寸的MOSFET，就是运用设计规则设计的最小管子。沟道长度为最小允许的多晶栅宽度，沟道宽度为有源区掩膜图形所允许的最小宽度。所以最小尺寸器件是最小的晶体管，所以在理论上它可以得到最高的集成密度。然而在任何FET中确实也具有最大的电阻，因此它不可能是每个电路的最好选择。pawwLWmin)(paoxGwwCC 如果在上图增加有源区接触，以便用金属层连接，那么尺寸就会改变。左图中沟长不变，然而由于在氧化层上采用了有源区接触孔，设计规则dc，s

18、a-ac必须得到满足。最小的宽度为：acacsdW2在某些工艺中，这一值可以与wa相同。如果不同，那么有源区可以放大以包含接触孔，如右图所示。这使我们可以有尽管最小尺寸的FET由于高电阻而速度很慢，但在慢的开关速度不是一个主要考虑的地方仍然可能有用。一旦选择一个单位FET，允许它的尺寸放大是很有用的。acacasdwW2图中一倍（1X）的管子用来作为参照的基础，较大的管子则通过加倍其宽度来得到。改变管子的尺寸会改变它的电阻和电容。定义S为放大比例因子因为pFET的导电特性不同于nFET，因此通常对每个类型FET都引入一个单位晶体管。但无论极性如何，放大关系仍维持不变。定义一个FET的串联和并联

19、组合作为1X的单元也很有用的，然后就可以运用相同的技术对它进行放大。XSXXSXXSXSCCSRRSWW111,上图表示尺寸分别为1倍和2倍的两个FET的串联。因为每个管子都以相同的方式扩大，所以电阻和电容关系仍然成立。串联管子的总电阻是各个管子电阻的和。如果一个1X管子的电阻为R1X，那么串联的电阻就是2R1x。由于在2X尺寸的电路中每个FET的电阻为（R1X/2），因此被扩大的2倍管子串联组合的电阻只要相加就可以得到XXRR11)2/(2串联FET通常都做的比单个管子大，以降低端至端的总电阻。大的管子有时出现宽长比达到100或更大的情形，所以具有很长的矩形形状，因而很难放进版图中，或者栅材

20、料的电阻会使信号速度变慢。最常用的解决办法是采用一组并行连接的管子右图所示以宽度W为基础的一组管子四条栅线都连接在一起，导线布线则使A边和B边之间的等效沟道宽度为4W。这个方法的优点是整个版图的几何形状可被调整成方形或接近方形。5.5 逻辑门的物理设计运用物理设计过程的基本知识，构建一组基本的CMOS逻辑门版图。每个门被归类为一个独立的单元。5.5.1 NOT单元水平方向定位可以设计出如下版图上图中的简单例子只是说明了版图的基本特点，但电源和地线之间的金属层1线的较小间距使它很难扩大。所以把FET旋转90度，容易增加FET的沟道宽度。左图位单位NOT的设计，p管和n管具有相同的宽长比。右图为2

21、倍的单元，运用相同的电源和地节距，但沿水平方向把管子扩展了。下图是根据迁移率p管比n管大r2.5倍的标准设计。 这使得在输出和两条电源线之间的电阻相等。 由于n管和p管具有相同的电阻，这个反相器称为对称反相器（尽管它们在几何尺寸上不对称）。5.5.2 与非门和或非门单元下图中NAND门和NOR门都是垂直放置的，所有的管子具有相同的宽长比，它们可以按照需要重新确定尺寸，整个单元也是如此。如果运用了更多的输入，如在NAND3中，那么确定n管的尺寸变得尤为关键。在这种情形下，Wn的值应当增加，以减少从输出至接地端的串联电阻。右图Wp的值应增加，减少输出至电源的串联电阻另一种版图设计显示在下图，它们采

22、用垂直走向的栅。这种布线方法在前面已经介绍了。这两个版图对串联的管子都加大了沟道宽度以降低电阻。Wn和Wp的实际数值决定了一个门的电气特性。在许多设计中，版图采用易于确定尺寸的FET，然后对电路进行模拟以确定它们的电气响应，如果需要则调整尺寸。在关键的数据路径上，这些值更为重要，因此在最初的设计工作集中找到可接受的值。5.5.3 复合逻辑门 右图为一个复合逻辑门的例子。由于n管和p管阵列共享源、漏区，因此Wn和Wp采用同一个值简化版图。注意在给定的地和电源之间可使p管宽些以补偿它们较高的电阻值。5.5.4 关于版图的小结以上这些例子提供了运用以下顺序对逻辑门进行物理设计的基础知识： 设计MOSFET逻