计算机基础课件 第2章_2+微处理器外部结构与总线操作时序

1、四、四、8086CPU的引脚功能的引脚功能CPU引脚生成系统总线引脚生成系统总线:ABUS、DBUS、CBUS联联接接 ROM、RAM、I/O接口形成微型计算机。接口形成微型计算机。主主存存I/OI/O设备设备CPU引线引线DBABCB系系统统总总线线外围电路外围电路（一）最小模式和最大模式概念（一）最小模式和最大模式概念最小模式：最小模式：在系统中只有一个微处理器。在系统中只有一个微处理器。最大模式：最大模式：两个或多个微处理器（主处理器、协处理器两个或多个微处理器（主处理器、协处理器8087、8089）（二）（二）8086CPU8086CPU的引脚及其功能的引脚及其功能8086CPU的的4

2、0条引脚信号可条引脚信号可按功能分可分为四类，它们按功能分可分为四类，它们是：是：n地址总线地址总线n数据总线数据总线n控制总线控制总线n其它其它(时钟与电源时钟与电源)。 补充：指令周期、总线周期和时钟周期补充：指令周期、总线周期和时钟周期n指令周期（指令周期（Instruction Cycle）：执行一条指令）：执行一条指令所需要的时间称为指令周期，不同指令的指令周期所需要的时间称为指令周期，不同指令的指令周期不等长。不等长。n总线周期（总线周期（Bus Cycle）：）：CPU与外部交换信息总与外部交换信息总是通过总线进行的，是通过总线进行的，CPU的每一个这种信息输入、的每一个这种信息

3、输入、输出过程需要的时间称为总线周期，每当输出过程需要的时间称为总线周期，每当CPU要从要从存储器或输入输出端口存取一个字节或字就需要一存储器或输入输出端口存取一个字节或字就需要一个总线周期。一个指令周期由一个或若干个总线周个总线周期。一个指令周期由一个或若干个总线周期组成。期组成。补充：指令周期、总线周期和时钟周期补充：指令周期、总线周期和时钟周期n时钟周期（时钟周期（Clock Cycle）：时钟脉冲的重复周期）：时钟脉冲的重复周期称为时钟周期，由计算机的主频决定。称为时钟周期，由计算机的主频决定。n8086CPU的总线周期至少由的总线周期至少由4个时钟周期组成，分个时钟周期组成，分别以别

4、以T1、T2、T3、T4表示（表示（T代表代表State）。）。n一个总线周期完成一次数据传输，在一个总线周期完成一次数据传输，在T1期间由期间由CPU输出地址，在输出地址，在T2、T3、T4期间传输数据。期间传输数据。（三）（三）8086 CPU共用引脚功能共用引脚功能1、AD15AD0，地址，地址/数据复数据复用引脚用引脚数据总线用来在数据总线用来在CPU与内存储器与内存储器（或（或I/O设备）之间交换信息；设备）之间交换信息；地址总线由地址总线由CPU发出、用来确定发出、用来确定CPU要访问的内存单元（或要访问的内存单元（或I/O设备）的地址信号。前者为双向、设备）的地址信号。前者为双向

5、、三态信号，后者为输出、三态信三态信号，后者为输出、三态信号。号。8086 CPU共用引脚功能共用引脚功能2、 A19/S6A16/S3 ，地址，地址/状态总状态总线复用，输出，三态线复用，输出，三态 nT1：输出：输出20位地址信息的高位地址信息的高4位位n其它其它T周期：输出状态信息。周期：输出状态信息。nS4和和S3组合指出当前正在使用的是组合指出当前正在使用的是哪个段寄存器。哪个段寄存器。nS5指示中断允许标志指示中断允许标志IF的状态。的状态。IF=1，允许可屏蔽中断请求，允许可屏蔽中断请求IF=0，禁止可屏蔽中断，禁止可屏蔽中断nS6恒为低电平。恒为低电平。S4、S3的编码表的编码

6、表S4S3当前使用的段寄存器当前使用的段寄存器 00ES段寄存器段寄存器 01SS段寄存器段寄存器 10存储器寻址时，使用存储器寻址时，使用CS段寄存器；对段寄存器；对I/O端口或中断矢量寻址时，不需要使用段寄端口或中断矢量寻址时，不需要使用段寄存器存器 11DS段寄存器段寄存器8086地址线的说明地址线的说明n8086的的20条地址线访问存储器时可寻址条地址线访问存储器时可寻址1M字节内字节内存单元；访问外部设备时，只用存单元；访问外部设备时，只用16条地址条地址A15A0，可寻址可寻址64K个个I/O端口。端口。8086 CPU共用引脚功能共用引脚功能3、BHE/S7，高，高8位数据总线允

7、许位数据总线允许/状态复用信号，输出，三态状态复用信号，输出，三态nT1：BHE/S7=0，高，高8位数据有效。位数据有效。BHE/S7=1，仅在数据总线，仅在数据总线AD7AD0上传送上传送8位数据。位数据。n其它其它T周期：输出状态信号周期：输出状态信号S7，在在8086中没有实际定义。中没有实际定义。8086 CPU共用引脚功能共用引脚功能4、RD，读信号，输出，三态。，读信号，输出，三态。RD=0时有效，表示时有效，表示CPU正在进行正在进行读存储器或读读存储器或读I/O端口的操作。端口的操作。nRD=0与与M/IO信号高电平配合，信号高电平配合，表示读存储器操作；表示读存储器操作；n

8、RD=0与与M/IO信号低电平配合，信号低电平配合，表示读表示读I/O端口操作。端口操作。8086 CPU共用引脚功能共用引脚功能5、READY，准备就绪，输入信号，准备就绪，输入信号n当被访问的部件无法在当被访问的部件无法在8086CPU规定的时间内完成数据传送时，规定的时间内完成数据传送时，应 由 该 部 件 向应 由 该 部 件 向 C P U 发 出发 出READY=L（低电平），使（低电平），使CPU处于等待状态，插入一个或几个处于等待状态，插入一个或几个等待时钟周期等待时钟周期TW。n当被访问的部件完成数据传输时，当被访问的部件完成数据传输时，被访问的部件将使被访问的部件将使REA

9、DY=H（高电平），（高电平），CPU继续运行。继续运行。8086 CPU共用引脚功能共用引脚功能6、TEST，测试输入信号，测试输入信号在在 W A I T （ 等 待 ） 指 令 期 间 ，（ 等 待 ） 指 令 期 间 ，8086CPU每隔每隔5个时钟周期对个时钟周期对TEST引脚进行采样：引脚进行采样：n若若TEST为高电平，则为高电平，则CPU循环于循环于等待状态。等待状态。n若若TEST为低电平，则为低电平，则CPU脱离等脱离等待状态，继续执行后续指令。待状态，继续执行后续指令。8086 CPU共用引脚功能共用引脚功能7、INTR，可屏蔽中断请求信号，可屏蔽中断请求信号，输入输入8

10、086CPU在每条指令的最后一个时在每条指令的最后一个时钟周期检测此引脚信号，若为高电钟周期检测此引脚信号，若为高电平，且同时：平，且同时：n如果如果IF=1，则，则CPU就会在结束当前指就会在结束当前指令后，响应中断请求，并且把控制转移令后，响应中断请求，并且把控制转移到相应的中断服务程序；到相应的中断服务程序；n如果如果IF=0，则，则CPU不响应该中断请求，不响应该中断请求，继续执行下一条指令。继续执行下一条指令。8086 CPU共用引脚功能共用引脚功能8、NMI，非屏蔽中断请求信号，非屏蔽中断请求信号，输入输入上升沿触发信号，不能用软件加上升沿触发信号，不能用软件加以屏蔽。当以屏蔽。当

11、NMI从低电平变为高从低电平变为高电 平 时 ， 该 信 号 有 效 ，电 平 时 ， 该 信 号 有 效 ，8086CPU在完成当前指令后，在完成当前指令后，把控制转移到非屏蔽中断服务程把控制转移到非屏蔽中断服务程序。序。8086 CPU共用引脚功能共用引脚功能9、RESET，复位输入信号，复位输入信号复位信号高电平至少应保持复位信号高电平至少应保持4个个时钟周期，随着时钟周期，随着RESET变为低电变为低电平，平，CPU就开始执行再启动过程。就开始执行再启动过程。CPU复位之后，从复位之后，从FFFF0H单元单元开始读取指令字节。开始读取指令字节。8086 CPU共用引脚功能共用引脚功能1

12、0、CLK，时钟输入端，时钟输入端为微处理器提供基本的定时脉冲为微处理器提供基本的定时脉冲11、VCC，电源输入，电源输入要求接上正电压（要求接上正电压（+5V10%）12、GND，地线，地线8086 CPU共用引脚功能共用引脚功能13、MN/MX，最小，最小/最大方式控制最大方式控制信号输入端。信号输入端。当此引脚接当此引脚接+5V电压（高电平）时，电压（高电平）时，CPU工作于最小方式；若接地（低工作于最小方式；若接地（低电平）时，电平）时，CPU工作于最大方式。工作于最大方式。（四）最小方式下引脚信号的功能（四）最小方式下引脚信号的功能1、M/IO，存储器，存储器/输入输入/输出输出操作

13、选择控制信号，输出，三态操作选择控制信号，输出，三态n高电平：高电平：CPU和存储器进行和存储器进行数据传输。数据传输。n低电平：低电平：CPU和和I/O设备进行设备进行数据传输。数据传输。n在在DMA方式下，方式下，M/IO被悬被悬空为高阻态。空为高阻态。最小方式下引脚信号的功能最小方式下引脚信号的功能2、WR，写信号，输出，三态，写信号，输出，三态与与M/IO信号相配合，完成信号相配合，完成CPU对存储器或对存储器或I/O端口的写操作。端口的写操作。最小方式下引脚信号的功能最小方式下引脚信号的功能3、INTA，中断响应信号，输，中断响应信号，输出，三态出，三态当当CPU响应可屏蔽中断请求时

14、，响应可屏蔽中断请求时，在中断响应周期的在中断响应周期的T2、T3和和TW时钟周期内使时钟周期内使INTA引脚变为低引脚变为低电平有效。它通知外设，其中断电平有效。它通知外设，其中断请求已得到请求已得到CPU允许，外设接口允许，外设接口可以向数据总线上放置中断类型可以向数据总线上放置中断类型号，以便取得相应中断服务程序号，以便取得相应中断服务程序的入口地址。的入口地址。最小方式下引脚信号的功能最小方式下引脚信号的功能4、ALE，地址锁存允许信号，地址锁存允许信号，输出输出在任何一个总线周期的在任何一个总线周期的T1时钟时钟产生正脉冲，利用它的下降沿将产生正脉冲，利用它的下降沿将地址信息存入地址

15、锁存器，目的地址信息存入地址锁存器，目的是将地址信息保存起来，在传送是将地址信息保存起来，在传送数据信息，达到地址信息与数据数据信息，达到地址信息与数据信息复用分时传送的目的。信息复用分时传送的目的。最小方式下引脚信号的功能最小方式下引脚信号的功能5、DT/R，数据发送，数据发送/接收控制接收控制信号，三态，输出信号，三态，输出n高电平：高电平：CPU输出（写）数输出（写）数据到存储器或据到存储器或I/O端口。端口。n低电平：低电平：CPU输入（读）数输入（读）数据。据。最小方式下引脚信号的功能最小方式下引脚信号的功能6、DEN，数据允许信号，输出，数据允许信号，输出，三态三态当当CPU访问存

16、储器或访问存储器或I/O端口的端口的总线周期的后一段时间内和中断总线周期的后一段时间内和中断响应周期中，此信号低电平有效。响应周期中，此信号低电平有效。DEN常被用做总线收发器的选通常被用做总线收发器的选通控制信号。在控制信号。在DMA方式时，方式时，DEN为悬空状态。为悬空状态。最小方式下引脚信号的功能最小方式下引脚信号的功能7、HOLD，总线保持请求信号，输入，总线保持请求信号，输入8、HLDA，总线保持响应信号，输出，总线保持响应信号，输出系统中其它部件要求占用总线时，可系统中其它部件要求占用总线时，可通过通过HOLD施加一个高电平，如果施加一个高电平，如果CPU允许让出总线控制权，就在

17、当前允许让出总线控制权，就在当前总线操作周期完成后，于总线操作周期完成后，于T4时钟在时钟在HLDA引脚送出一个高电平回答信号，引脚送出一个高电平回答信号，同时，使地址同时，使地址/数据总线和控制总线数据总线和控制总线处于悬空状态，即处于悬空状态，即CPU放弃对总线的放弃对总线的控制权。控制权。（五）最大方式下引脚信号的功能（五）最大方式下引脚信号的功能1、S2(M/IO)、S1(DT/R)、S0(DEN)总线周期状态信号，三态，输出总线周期状态信号，三态，输出指示当前总线周期所进行的操作类指示当前总线周期所进行的操作类型。它们通过总线控制器型。它们通过总线控制器8288进行进行译码，产生相应

18、的访问存储器或译码，产生相应的访问存储器或I/O端口的总线控制信号。端口的总线控制信号。最大方式下引脚信号的功能最大方式下引脚信号的功能2、RQ/GT1(HLDA)、RQ/GT0(HOLD)，总，总线请求信号输入线请求信号输入/总线访求允许信号输出，双总线访求允许信号输出，双向向这两种信号线是为多处理机应用而设计这两种信号线是为多处理机应用而设计的，用于对总线控制权的请求和应答，的，用于对总线控制权的请求和应答，其特点是请求和允许功能由一根信号线其特点是请求和允许功能由一根信号线来实现。来实现。两条控制线可以接两个协处理器，规定两条控制线可以接两个协处理器，规定RQ/GTO的优先级高的优先级高

19、.最大方式下引脚信号的功能最大方式下引脚信号的功能3、LOCK（WR），总线封锁信），总线封锁信号，输出，三态号，输出，三态若 一 条 指 令 前 加 上 前 缀 指 令若 一 条 指 令 前 加 上 前 缀 指 令LOCK，则就能保证，则就能保证CPU在执行在执行此指令过程中，此指令过程中，LOCK引脚始终引脚始终是低电平，不会响应总线请求。是低电平，不会响应总线请求。当这条指令执行完毕，当这条指令执行完毕，LOCK引引脚变为高电平，撤销总线封锁，脚变为高电平，撤销总线封锁，从而从而CPU才能响应总线请求。才能响应总线请求。最大方式下引脚信号的功能最大方式下引脚信号的功能4、QS1(ALE)

20、、QS0(INTA)，指，指令队列状态信号，输出令队列状态信号，输出指示指示BIU中指令队列的状态，以便中指令队列的状态，以便外部协处理器进行跟踪。外部协处理器进行跟踪。（六）（六）8086在最小模式下的典型配置在最小模式下的典型配置VCC8086CPU74LS373GDD74LS245DT/RGAB RAMI/OI/O设备设备 CBBHE/S7DEN DT/RRDWRA16A19 ALEAD0AD15MN/MXCLKREADYRESETIOM/8284RESABDB8086在最小模式下的典型配置在最小模式下的典型配置在最小工作模式系统配置中，除了在最小工作模式系统配置中，除了8086CPU外

21、，外，还需要在外围电路中加入：还需要在外围电路中加入：n1片片8284A，作为时钟发生器。，作为时钟发生器。n3片片8282(8位锁存器位锁存器)或或74LS373，作为地址锁，作为地址锁存器。存器。n2片片8286/8287或或74LS245，作为双向总线收，作为双向总线收发器，以增加数据总线的驱动能力。发器，以增加数据总线的驱动能力。（七）（七）8086在最大模式下的典型配置在最大模式下的典型配置8086CPU74LS373GDD74LS245DT/RGABRAMI/OI/O设备设备CBBHE/S7S0S1S2A16A19 AD0AD15MN/MXCLKREADYRESET8284RESV

22、CCGNDMWTCINTAMRDCIORCIOWCDT/RDENALECLKS0S1S28288ABDB最大模式和最小模式之间的主要区别最大模式和最小模式之间的主要区别n在最大模式下，需要增加一个转换控制信号的电路，在最大模式下，需要增加一个转换控制信号的电路，用来对用来对CPU发出的控制信号进行变换和组合，即发出的控制信号进行变换和组合，即8288总线控制器。总线控制器。n8288接受接受8086CPU的状态信号的状态信号S2、S1和和 S0，经，经过变换和组合，由过变换和组合，由8288产生并发出对存储器或产生并发出对存储器或I/O端口的读端口的读/写信号，产生和发出对地址锁存器写信号，产生和发出对地址锁存器8282及总