数电ppt第4章

1、数字电路与逻辑设计数字电路与逻辑设计第四章第四章 组合逻辑电路组合逻辑电路目的与要求：目的与要求：第四章第四章 组合逻辑电路组合逻辑电路1.1.掌握组合逻辑电路的定义、特点掌握组合逻辑电路的定义、特点。2.2.掌握组合电路的分析方法和设计方法掌握组合电路的分析方法和设计方法。3.3.掌握常用中规模器件及其应用掌握常用中规模器件及其应用。重点与难点：重点与难点：组合电路的分析和设计方法组合电路的分析和设计方法。 4.14.1组合逻辑电路分析与设计组合逻辑电路分析与设计（小规模集成器件小规模集成器件） 4.24.2单元级组合逻辑电路的介绍、分析与应用单元级组合逻辑电路的介绍、分析与应用 4.34.

2、3组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险 4.14.1组合逻辑电路分析组合逻辑电路分析与设计与设计（小规模集成器件）（小规模集成器件） 组合组合逻辑逻辑电路概念电路概念输入：输入：逻辑关系：逻辑关系：z zi i = f= fi i (X (X1 1、X X2 2、X Xn n) i = (1) i = (1、2 2、m)m) 组合电路的特点组合电路的特点 电路由电路由逻辑门逻辑门构成，构成，不含记忆元件不含记忆元件 输出与输入间输出与输入间无反馈延迟无反馈延迟回路回路 输出与电路输出与电路原来状态无关原来状态无关输出：输出：x1、x2、xnz1、z2、zm4.1.1 4.1.1

3、 组合逻辑电路概述组合逻辑电路概述组合电路某一时刻的输出仅与组合电路某一时刻的输出仅与该时刻的输入有关，该时刻的输入有关，而与而与电路电路前一时刻的状态无关前一时刻的状态无关。组合组合逻辑逻辑电路电路x1x2xnz1z2zm分析过程一般包含以下几个步骤：分析过程一般包含以下几个步骤：例例4.14.1：组合电路如图所示，分析该电路的逻辑功能。组合电路如图所示，分析该电路的逻辑功能。组组合合逻逻辑辑电电路路逻逻辑辑表表达达式式最最简简表表达达式式真真值值表表逻逻辑辑功功能能化化简简变变换换1 1组合电路的分析步骤：组合电路的分析步骤：&ABF解：解：（1 1）由逻辑图逐级写出表达式。）由逻

4、辑图逐级写出表达式。（2 2）化简与变换：）化简与变换：（3 3）由表达式列出真值表。）由表达式列出真值表。ABFBABA （4 4）分析逻辑功能）分析逻辑功能 ： 该电路是该电路是异或异或电路。电路。ABABA)(BAABAABB)(BABBABABAFBABA A BF0 00 1 1 01 10110 真值表真值表& & & & &A AB BF F例例4.24.2：组合电路如图所示，分析该电路的逻辑功能。组合电路如图所示，分析该电路的逻辑功能。&1ABCLP解：解：（1 1）由逻辑图逐级写出）由逻辑图逐级写出表达式（借助中间变量表达式（借

5、助中间变量P P）。）。（2 2）化简与变换：）化简与变换：（3 3）由表达式列出真值表。）由表达式列出真值表。ABCP CPBPAPL ABCCABCBABCA )(CBAABCL （4 4）分析逻辑功能）分析逻辑功能 ： 当当A A、B B、C C三个变量不一致时，输出为三个变量不一致时，输出为“1”1”，所以这个电路称为，所以这个电路称为“不一致电不一致电路路”。0 0 00 0 00 0 10 0 10 1 00 1 00 1 10 1 11 0 01 0 01 0 11 0 11 1 01 1 01 1 11 1 1A B CA B C0 01 11 11 11 11 11 10 0

6、 L L 真值表真值表CBAABC CBAABC例例4.34.3：试分析图所示逻辑电路的功能。：试分析图所示逻辑电路的功能。结论：电路为结论：电路为少数服从多数少数服从多数的的三变量表决电路。三变量表决电路。解（解（1 1）逻辑表达式）逻辑表达式（2 2）列真值表）列真值表A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1真值表真值表ACBCABF （3 3）分析电路的逻辑功能）分析电路的逻辑功能多数输入变量为多数输入变量为1 1，输出，输出F F为为1 1；多数输入变量为多数输入变量为0 0，输出，输出 F F为为0

7、 0ABBCACACBCAB &FABC2 2、采用小规模集成器件的组合逻辑电路设计、采用小规模集成器件的组合逻辑电路设计工程上的最佳设计，通常需要用多个指标去衡量，工程上的最佳设计，通常需要用多个指标去衡量，主要考虑的问题有：主要考虑的问题有： (1)(1)电路最简：电路最简： 所用的逻辑器件数目最少；所用的逻辑器件数目最少； 器件的种类最少；器件的种类最少； 器件之间的连线最少。器件之间的连线最少。 (2)(2)速度要求：速度要求： 应使所用门电路的级数最少应使所用门电路的级数最少, , 以减少延迟。以减少延迟。 采用小规模集成器件设计组合逻辑电路的设计步骤：采用小规模集成器件设计

8、组合逻辑电路的设计步骤： (1) (1)根据对电路功能要求的文字描述，用真值表表示出输根据对电路功能要求的文字描述，用真值表表示出输入与输出的逻辑关系；入与输出的逻辑关系；(2) (2) 根据真值表写出逻辑函数表达式；根据真值表写出逻辑函数表达式； (3) (3) 根据提供的门电路，对逻辑函数表达式进行化简或根据提供的门电路，对逻辑函数表达式进行化简或相应变换；相应变换；(4) (4) 根据逻辑函数表达式画出逻辑电路图。根据逻辑函数表达式画出逻辑电路图。逻辑功能逻辑功能要求要求真值表真值表逻辑函数逻辑函数表达式表达式简化简化表达式表达式变换变换逻辑图逻辑图例例1 1：有一火灾报警系统，设有烟感

9、、温感、紫外光感三种不同类型的有一火灾报警系统，设有烟感、温感、紫外光感三种不同类型的火灾探测器。为了防止误报警，只有当其中两种或两种类型以上的探火灾探测器。为了防止误报警，只有当其中两种或两种类型以上的探测器发出火灾探测信号时，报警系统才产生报警控制信号，设计产生测器发出火灾探测信号时，报警系统才产生报警控制信号，设计产生报警控制信号的电路。报警控制信号的电路。 设设A A、B B、C C分别代表烟感、温感、紫外光感三种探测器的探测信号，为报分别代表烟感、温感、紫外光感三种探测器的探测信号，为报警控制电路的输入，警控制电路的输入，1 1表示发出火灾探测信号表示发出火灾探测信号，0 0表示无火

10、灾报警表示无火灾报警；F F表示报警控制电路的输出，表示报警控制电路的输出，1 1表示有火灾报警表示有火灾报警，0 0表示无火灾报警。表示无火灾报警。解：解：（1 1）列真值表：）列真值表：A B CA B CF F0 0 00 0 00 0 10 0 10 1 00 1 00 1 10 1 11 0 01 0 01 0 11 0 11 1 01 1 01 1 11 1 10 00 00 01 10 01 11 11 1真值表真值表（3 3）用卡诺图用卡诺图化简化简C CABAB0 0000001011 1111110101 11 11 11 10 00 00 00 0（2 2）由真值表写出函

11、数表达式）由真值表写出函数表达式ABCCABCBABCAF得最简与得最简与或表达式：或表达式：（4 4）画出逻辑图）画出逻辑图: :ACBCABF （5 5）如果，要求用）如果，要求用与非门与非门实现该逻辑电路，就应将表实现该逻辑电路，就应将表达式两次求反，转换成与非达式两次求反，转换成与非与非表达式：与非表达式： 画出逻辑图。画出逻辑图。 & & & &1 1F FA AB BC CB BC C& &A A& &F F& & &BCACABBCACABF （6 6）如果要求用）如果要求用或非门或非门实现该

12、逻辑电路，就应将表达实现该逻辑电路，就应将表达式转换成或非式转换成或非或非表达式：或非表达式： 画出逻辑图画出逻辑图 ACBCABF)()(CBCABACBCABA BCC)A(B C)BC)(B(AC)C)(BB)(A(ABC1A1F11 （7 7）如果要求用）如果要求用与或非门与或非门实现该逻辑电路实现该逻辑电路画出逻辑图画出逻辑图 ACBCABFCBCABACBCABABC&A&F&1111例例2 2人类有人类有O O、A A、B B、ABAB种基本血型，输血者与受血者的血种基本血型，输血者与受血者的血型必须符合图示原则。试用与非门设计一血型关系检测电路，型必须符

13、合图示原则。试用与非门设计一血型关系检测电路，用以检测输血者与受血者之间的血型关系是否符合图示关系，用以检测输血者与受血者之间的血型关系是否符合图示关系，如果符合，输出为如果符合，输出为1 1，否则为，否则为0 0。 依题意：输血者的种血型和受依题意：输血者的种血型和受血者的种血型都是输入变量，二者血者的种血型都是输入变量，二者之间的关系是否符合上述原则为输出之间的关系是否符合上述原则为输出函数函数L L。为了使电路最简，考虑用两个变为了使电路最简，考虑用两个变量的四种组合表示种血型，共需量的四种组合表示种血型，共需个输入变量。个输入变量。O OO OA AA AB BB BABABABAB受

14、血者受血者输血者输血者解第一步解第一步: : 作出卡诺图，化简得到最简与或表达式。作出卡诺图，化简得到最简与或表达式。血型血型输血者输血者受血者受血者C DC DE FE FO O0 00 00 00 0A A0 10 10 10 1B B1 01 01 01 0ABAB1 11 11 11 1输入输入输出输出CDCDEFEFL L000000001 1000001011 1000010101 1000011111 1010101011 1010111111 1101010101 1101011111 1111111111 10 01 11 11 11 10 01 11 10 00000010

15、11111101000000101CDCDEFEF0 00 01 10 00 00 01 11 111111010EDFCEFDCL 第三步：第三步： 画逻辑图。画逻辑图。& &1 1& & & &1 1& &L LC CD DE EF F第二步：将最简与或表达式变换为与非与非式。第二步：将最简与或表达式变换为与非与非式。EDFCEFDCL 2 2、只有原变量输入条件下的设计、只有原变量输入条件下的设计例例3 3 用与非门实现函数：用与非门实现函数：F F（A A，B B，C C，D D）=m=m（4 4，5 5，6 6，7 7，

16、8 8，9 9，1010，1111，1212，1313，1414）解：用卡诺图对函数进行化简，如图所示。解：用卡诺图对函数进行化简，如图所示。化简结果为化简结果为 DACBBABAF两次求反，得：两次求反，得：DACBBABAF 01110111000111100001CDAB010101111110&ABC&ABDF既有原变量输入又有既有原变量输入又有反变量输入时与非结构逻辑图反变量输入时与非结构逻辑图如果没有反变量输入，第一级反相器需用来产生反变量。所以如果没有反变量输入，第一级反相器需用来产生反变量。所以其逻辑电路如图所示，电路为其逻辑电路如图所示，电路为3 3级门电路结

17、构。级门电路结构。用用9 9个与非门完成的电路图个与非门完成的电路图&BC&ADF1111ACBBDAACBBDACABDBADACBBABAF )()( 对化简结果进一步变换对化简结果进一步变换&BCADFDACBBABAFDACBBABA用用5 5个与非门完成的电路图个与非门完成的电路图引入生成项，进一步改进。引入生成项，进一步改进。DBDABADABA 根据：根据：ABCDBABCDAABCDBABCDAACDBBCDADCABDCBADBDABACACBBAF )()( & & & & &A AC CD DB BF F个与

18、非门完成的电路图个与非门完成的电路图逻辑电路仍然是级门结构，逻辑电路仍然是级门结构，只需要个与非门，是实现只需要个与非门，是实现该函数的最佳结果。该函数的最佳结果。&BC&ADF1111&BCADF& & & & &A AC CD DB BF F在只有原变量在只有原变量输入，没有反输入，没有反变量输入的条变量输入的条件下，使用与件下，使用与非门设计的特非门设计的特点：点：(1) (1) 结构为级门电路，结构为级门电路，输入级输入级、与项级与项级和和输出级输出级。(2) (2) 输入级门电路的个数，取决于函数中乘积项所包含的输入级门

19、电路的个数，取决于函数中乘积项所包含的尾部尾部因子因子种类的多少。种类的多少。(3) (3) 与项级包含器件的多少，取决于与项级包含器件的多少，取决于乘积项乘积项的多少。的多少。(4) (4) 输出级总是一个与非门。输出级总是一个与非门。因此因此：应尽可能地合并乘积项，以减少与项级的器件数；尽可：应尽可能地合并乘积项，以减少与项级的器件数；尽可能地减少尾部因子的种类，以减少输入级器件的数目。能地减少尾部因子的种类，以减少输入级器件的数目。先取后舍法先取后舍法例例2 2 用与非门实现函数：用与非门实现函数：F F（A A，B B，C C，D D）=m=m（4 4，5 5，6 6，7 7，8 8，

20、9 9，1010，1111，1212，1313，1414）01110111000111100001CDAB010101111110ABCDBABCDAABCDBABCDAF & & & & &A AC CD DB BF F个与非门完成的电路图个与非门完成的电路图4.24.2单元级组合逻辑电路的介绍、分析与应用单元级组合逻辑电路的介绍、分析与应用4.2.14.2.1加法器加法器不考虑低位进位不考虑低位进位, ,将两个将两个1 1位二进制数相加的逻辑运算位二进制数相加的逻辑运算 半加器的真值表半加器的真值表 逻辑表达式逻辑表达式 逻辑电路图逻辑电路图1000

21、C011110101000SBA 半加器的真值表半加器的真值表BABAS C = AB A B =1 & C=AB BAS 1.1.半加器（半加器（Half AdderHalf Adder） A B S C 逻辑符号图逻辑符号图 逻辑符号图逻辑符号图下面我们分析一位全加器电路。下面我们分析一位全加器电路。全加器进行加数、被加数和低位来的进位信号的相加全加器进行加数、被加数和低位来的进位信号的相加2.2.全加器（全加器（Full AdderFull Adder）分析：分析： （1）由逻辑图逐级写）由逻辑图逐级写出表达式，化简。出表达式，化简。（2）由表达式列出真值表。）由表达式列出真值表

22、。（3）分析逻辑功能）分析逻辑功能 ： 输入有奇数个输入有奇数个1时，时，F=1；输入有两个或以上输入有两个或以上1，CO=1。BACIFCIBACI CIBA)(CIBACIBAABCICIBAABCOABCIBA)(ABCIBACIBA 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1CO FA B CI真值表真值表ABCIACIB 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1CO FA B CI真值

23、表真值表分析：分析：（3）分析逻辑功能）分析逻辑功能 ： 输入有奇数个输入有奇数个1时，时，F=1；输入有两个或以上输入有两个或以上1，CO=1。 A、 B为加数、被加数为加数、被加数Ci为低位向本位的进位位为低位向本位的进位位F为本位的和为本位的和CO是本位向高位的进位位是本位向高位的进位位故该电路又称为故该电路又称为1位位全加器全加器。1位全加器的逻辑符号位全加器的逻辑符号 A+ B+ CICO F A i B i C i - 1 C i F i C I C O 用异或门构成全加器用异或门构成全加器CIBAF ABCIBACO)( A i B i =1 & AB C i - 1 =

24、1 & F i C i 半半 加加 器器 半半 加加 器器 两个半加器构成一个全加器两个半加器构成一个全加器CIBAFABCIBACO)(用与或非门构成全加器用与或非门构成全加器CIBAF ABCIBACO)(CIBABA)(ABCIBA)(ABCIBA)(ABCIABBA)(ABCIBA 3、多位加法器、多位加法器 由多个一位全加器可以构成多位加由多个一位全加器可以构成多位加法器。构成的方法有两种：法器。构成的方法有两种：A、逐位进位加法器（、逐位进位加法器（串行进位）串行进位）B、超前进位加法器、超前进位加法器 A A、逐位进位加法器（串行进位）、逐位进位加法器（串行进位）F2F3

25、CICOCICOCICOCICOA1A2A0A3B1B0B2B3F0F1CO1000)(CBAF001000)(BACBAC0111)(CBAF110111)(BACBAC1222)(CBAF2333)(CBAF221222)(BACBAC332333)(BACBAC 低位的进位信号送给邻近高位作为输入信号。低位的进位信号送给邻近高位作为输入信号。 任一位的加法运算必须在低一位的运算完成之后才能进行。任一位的加法运算必须在低一位的运算完成之后才能进行。 串行进位加法器运算速度不高。串行进位加法器运算速度不高。 1iiiiCBAF综上我们得到全加器的表达式为综上我们得到全加器的表达式为 1)(i

26、iiiiiCBABAC B B、超前进位加法器、超前进位加法器1()()iiiiiABABC1iiiiiABCAB1111111111B3A311B2A2A1B11C 1B0A01P31P2P11P0C0C1C2S0S1S2S3CO(C3)12345678161514131211109GNDC1B0A0S0A1B1S1COS3B3A3S2A2B2UCC(a)(b)1&1&74LS283 逻辑图与逻辑图与 引脚图引脚图1()()iiiiiiFABABC1iiiiiiCABCAB 超前进位加法器超前进位加法器所有进位都是同时产生的，所有进位都是同时产生的，故电路延时时间与位数多少故

27、电路延时时间与位数多少无关。无关。每一位的进位值只与被加数、加数及最低位进位有关。每一位的进位值只与被加数、加数及最低位进位有关。而被加数、加数及最低位进位在计算开始前就确定了，而被加数、加数及最低位进位在计算开始前就确定了，因此可以同步地计算各位的最终取值，大大缩短计算时因此可以同步地计算各位的最终取值，大大缩短计算时间。间。超前进位加法器的特点超前进位加法器的特点电路复杂，速度很快！电路复杂，速度很快！在位数较多时其运算速度比行波加法器的要在位数较多时其运算速度比行波加法器的要快得多。快得多。 4 4位全加器的逻辑符号为位全加器的逻辑符号为0303PQ03CICO全加器实现的是二进制数的加

28、法，因此若某一逻辑函数全加器实现的是二进制数的加法，因此若某一逻辑函数的输出恰巧等于输入代码所表示的数加上另一常数或另的输出恰巧等于输入代码所表示的数加上另一常数或另一组输入代码时，适合用全加器实现。全加器一般可以一组输入代码时，适合用全加器实现。全加器一般可以构成代码转换电路、加减运算电路等。构成代码转换电路、加减运算电路等。4、全减器及减法器、全减器及减法器 全减器是完成一位二进制减法运算的器件。全减器是完成一位二进制减法运算的器件。 x y Bin D Bout0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 11 10 11 00 00 01 1

29、xyBinD1111BoutxyBin1111 真值表如下：真值表如下： 卡诺图如下：卡诺图如下：三个输入端：被减数三个输入端：被减数 x、减数、减数 y 低位向本位的借位低位向本位的借位 Bin两个输出端：本位的差两个输出端：本位的差 D 、本位向高位的借位、本位向高位的借位 Bout 逻辑符号逻辑符号XYBinBoutD 逻辑表达式为：逻辑表达式为：D = x y BinBout = x y + x Bin + y Bin 用加法器实现减法器的功能用加法器实现减法器的功能 在实际应用中，是将全加器推演为全减器，则全减器的逻辑表达在实际应用中，是将全加器推演为全减器，则全减器的逻辑表达式变换

30、为式变换为：D = x y Bin = x y BinBout = x y + x Bin + y BinBout = ( x + y ) ( x + Bin ) ( y + Bin ) = x y + x Bin + y BinXYCinCoutF 将全加器的进位输入进位输入 Ci 和进位输出和进位输出Ci+1 分别看成是全减器的两个低有效的借位输入借位输入 /bi 和借位输出和借位输出 /bi+1 全加器的和和 Fi 即为全减器的差差 Di 则：D = x y bi bi+1 = x y + x bi + y biXYCinCoutF/bi/bi+1yxDINFXYCOUTININCXY

31、CXY CXYININXYX CY C全加器全加器 该结果与前页讨论的一致该结果与前页讨论的一致。 按照补码运算规则，用加法运算实现减法运算：按照补码运算规则，用加法运算实现减法运算： x y = x + y补 xn-1 xn-2 x0 yn-1 yn-2 y0 = xn-1 xn-2 x0 + 2n yn-1 yn-2 y0 = xn-1 xn-2 x0 + yn-1 yn-2 y0 + 1 综上所述，如果要把一个综上所述，如果要把一个 n 位加法器用于位加法器用于 n 位减法器位减法器的功能，则只需将减数变补，并把进位输入和进位输出分的功能，则只需将减数变补，并把进位输入和进位输出分别当作

32、一对低有效的借位输入和借位输出即可。别当作一对低有效的借位输入和借位输出即可。 例例1：用用4位全加器实现两个位全加器实现两个4位二进制数之差位二进制数之差解：解：A B=A +（B的补码）的补码） 补码补码=反码反码+1 ，则电路如图则电路如图01230123bbbbaaaa101230123bbbbaaaa421 半加器、全加器半加器、全加器5. 全加器的应用全加器的应用 例例2：用用4位全加器实现位全加器实现8421BCD码码转换成余转换成余3BCD码的码制转换电路。码的码制转换电路。解：解：设设DCBA为输入为输入8421BCD码，码，F3F2F1F0为输出余为输出余3BCD码码余余3

33、BCD码码=8421BCD码码 + 0011，F3F2F1F0=DCBA+0011则电路如图则电路如图421 半加器、全加器半加器、全加器十进制数十进制数DCBAF3F2F1F001 234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0 实现余实现余3码到码到8421BCD码的转换。码的转换。设：输入为余设：输入为余3码码DCBA ，输出为，输出为842

34、1码码F3F2F1F0 则： F3F2F1F0 = DCBA 0011 = DCBA + 1101电路图为： 设计设计8421码和余码和余3码的通用转换器。码的通用转换器。设：输入为设：输入为DCBA ，输出为，输出为F3F2F1F0设置转换开关选择设置转换开关选择 K则：则：K = 0 8421 余3码1 余3码 8421K = 0 +0011 修正1 +1101（-3） 修正1OK例例3 3 用两片用两片74LS28374LS283构成一个构成一个8 8位二进制数加法器位二进制数加法器 A4 B4 A5 B5 A6 B6 A7 B7 74283（2） 74283（1） C1 CO C1 C

35、O S3 S2 S1 S0 S7 S6 S5 S4 0 C7 S3 S2 S1 S0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 在片内是超前进位，而片与片之间是串行进位。在片内是超前进位，而片与片之间是串行进位。 例例 4 试用全加器完成二进制的乘法功能。 解解 以两个二进制数相乘为例。乘法算式如下： ABABA0B0B1A1P0P1P2P3C2C1Ci1Ci1& 例例 5 试用四位全加器构成一位 8421 码的加法电路。 解解 两个 8421 码相加，其和仍应

36、为8421 码，如不是 8421 码则结果错误。如 产生错误的原因是产生错误的原因是 8421BCD码为十进制，逢十进码为十进制，逢十进一，一， 而四位二进制是逢十六进一，二者进位关系不同，而四位二进制是逢十六进一，二者进位关系不同， 当和数大于当和数大于 9 时，时，8421BCD应产生进位，而十六进制应产生进位，而十六进制还不可能产生进位。为此，应对结果进行修正。当运还不可能产生进位。为此，应对结果进行修正。当运算结果小于等于算结果小于等于 9 时，不需修正或加时，不需修正或加“0”，但当结果但当结果大于大于 9 时，应修正让其产生一个进位，加时，应修正让其产生一个进位，加0110即可。即

37、可。十进未校正BCD码和校正的BCD码和十进未校正BCD码和校正的BCD码和制数C4 F3 F2 F1 F0 C4 S3 S2 S1 S0制数C4 F3 F2 F1 F0C4 S3 S2 S1 S001234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1101112131415161718191 0 1 01 0 1 11 1 0 01 1 0 11 1

38、 1 01 1 1 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 01 0 1 1 11 1 0 0 01 1 0 0 1故修正电路应含一个判故修正电路应含一个判 9 电路，当和数大于电路，当和数大于 9 时对结果时对结果加加0110， 小于等于小于等于 9 时加时加0000。 除了上述大于除了上述大于 9 时的情况外，如相加结果产生了进时的情况外，如相加结果产生了进位位，其结果必定大于位位，其结果必定大于 9， 所以大于所以大于 9 的条件为

39、的条件为 _4432313231FCF FF FCF F F F大于大于 9 的化简的化简 一位 8421BCD码加法器电路图 _4432313231FCF FF FCF F F F编码编码422 编码器编码器 Encoders 编码器的通用逻辑符号如图所示：编码器的通用逻辑符号如图所示：在选定的一系列二进制数码中，赋予每个二进制在选定的一系列二进制数码中，赋予每个二进制数码以某一固定含义。数码以某一固定含义。编码器编码器 能完成编码功能的电路。能完成编码功能的电路。编码器有编码器有n个输入端个输入端 m个输出端个输出端 1. 二进制编码器二进制编码器 用用m位二进制代码对位二进制代码对n=2

40、m个一般信号个一般信号进行编码的电路进行编码的电路例如例如n=3，可以对，可以对8个一般信号进行编码。个一般信号进行编码。这种编码器特点：这种编码器特点：任何时刻只允许输入一个有效信号，任何时刻只允许输入一个有效信号，不允许同时出现两个或两个以上的有效信号，因而其输不允许同时出现两个或两个以上的有效信号，因而其输入是一组有约束入是一组有约束(互相排斥互相排斥)的变量。的变量。 编码器工作原理：以编码器工作原理：以8位输入、位输入、3位输出的编码器为例位输出的编码器为例输入输入: I0 I7，输出，输出: Y0 Y2 ，故又称故又称8线线3线编码器线编码器I7 I6 I5 I4 I3 I2 I1

41、 I0Y2 Y1 Y00 0 0 0 0 0 0 10 0 00 0 0 0 0 0 1 00 0 10 0 0 0 0 1 0 0 0 1 00 0 0 0 1 0 0 00 1 10 0 0 1 0 0 0 01 0 00 0 1 0 0 0 0 01 0 10 1 0 0 0 0 0 01 1 01 0 0 0 0 0 0 01 1 1 真值表真值表 输出函数表达式输出函数表达式Y0 = I1 + I3 + I5 + I7Y1 = I2 + I3 + I6 + I7Y2 = I4 + I5 + I6 + I7当且仅当输入代码中的一位为当且仅当输入代码中的一位为 1 ，输出编码不可能重复。

42、，输出编码不可能重复。8-3 编码器编码器Y0Y2Y1I0I1I2I3I5I6I7I4逻辑符号逻辑符号任何时刻任何时刻I0I7当中仅有当中仅有一个取值为一个取值为1电路图电路图I0I1I2I3I5I6I7I4Y0Y1Y2 1 1 1Ii与与Yj之间的关系：使之间的关系：使Yj 为为 1 的是那些的是那些Ii ，其下标，其下标 i 的二进制的二进制数的第数的第 j 位均为位均为1。例例 Y1 = I2+I3+I6+I7即即 Y1 = I010+I011+I110+I111 根据前述的输出与输入下标的关系可以直接写出根据前述的输出与输入下标的关系可以直接写出 16-4 编码器的输出函数表达式，如下

43、：编码器的输出函数表达式，如下：Y0 = I1 + I3 + I5 + I7 + I9 + I11 + I13 + I15Y1 = I2 + I3 + I6 + I7 + I10 + I11 + I14 + I15Y2 = I4 + I5 + I6 + I7 + I12 + I13 + I14 + I15Y3 = I8 + I9 + I10 + I11 + I12 + I13 + I14 + I152、优先权编码器、优先权编码器 Priority Encoders 如果在任一时刻，允许如果在任一时刻，允许 2n 个部件中有多个器件同时提出请个部件中有多个器件同时提出请求，则求，则 2n n 二

44、进制编码器产生的二进制编码器产生的 n 位编码必定有重复，而不能位编码必定有重复，而不能与输入请求的条件一一对应了。与输入请求的条件一一对应了。为此，应对输入端进行优先权分配，使编码器仅为此，应对输入端进行优先权分配，使编码器仅响应请响应请求中优先权最高求中优先权最高的有效输入端，并产生相应的输出编码。这的有效输入端，并产生相应的输出编码。这种具有指定输入端优先权顺序的编码器。称为种具有指定输入端优先权顺序的编码器。称为优先权编码器。优先权编码器。8线线3线优先编码器线优先编码器电路图电路图输出函数表达式输出函数表达式4567ININININ)()(245345671ININININININI

45、NINY)()()(12463465670ININININININININININY45672ININININY假设假设0STSTININININININININYS76543210STYYSEX 真值表真值表输输 入入输输 出出 11 1 1 1 1 0 1 1 1 1 1 1 1 11 1 1 1 0 0 00 0 0 0 1 0 0 10 0 1 0 1 0 0 1 10 1 0 0 1 0 0 1 1 10 1 1 0 1 0 0 1 1 1 11 0 0 0 1 0 0 1 1 1 1 11 0 1 0 1 0 0 1 1 1 1 1 11 1 0 0 1 0 0 1 1 1 1 1

46、 1 11 1 1 0 1ST0IN1IN2IN3IN4IN5IN6IN7IN2Y1Y0YEXYsY 分析与总结分析与总结从输入分析：从输入分析：/ST为为1，任何输入均不被编码；，任何输入均不被编码； /ST为为0，允许编码。，允许编码。 真值表真值表输输 入入输输 出出 11 1 1 1 1 0 1 1 1 1 1 1 1 11 1 1 1 0 0 00 0 0 0 1 0 0 10 0 1 0 1 0 0 1 10 1 0 0 1 0 0 1 1 10 1 1 0 1 0 0 1 1 1 11 0 0 0 1 0 0 1 1 1 1 11 0 1 0 1 0 0 1 1 1 1 1 11

47、 1 0 0 1 0 0 1 1 1 1 1 1 11 1 1 0 1ST0IN1IN2IN3IN4IN5IN6IN7IN2Y1Y0YEXYsY 分析与总结分析与总结允许编码时：允许编码时：输入低电平有效，当多个低电平输入时，对最高下标号输入编码。输入低电平有效，当多个低电平输入时，对最高下标号输入编码。优先权为优先权为： / IN7(最高最高) / IN6 / IN5 / IN4 / IN3 / IN2 / IN1 / IN0 真值表真值表输输 入入输输 出出 11 1 1 1 1 0 1 1 1 1 1 1 1 11 1 1 1 0 0 00 0 0 0 1 0 0 10 0 1 0 1

48、0 0 1 10 1 0 0 1 0 0 1 1 10 1 1 0 1 0 0 1 1 1 11 0 0 0 1 0 0 1 1 1 1 11 0 1 0 1 0 0 1 1 1 1 1 11 1 0 0 1 0 0 1 1 1 1 1 1 11 1 1 0 1ST0IN1IN2IN3IN4IN5IN6IN7IN2Y1Y0YEXYsY 分析与总结分析与总结从输出分析：从输出分析：允许编码时，允许编码时，/Y0、/Y1、/Y2给出编码的三位二进制值。给出编码的三位二进制值。 真值表真值表输输 入入输输 出出 11 1 1 1 1 0 1 1 1 1 1 1 1 11 1 1 1 0 0 00 0

49、 0 0 1 0 0 10 0 1 0 1 0 0 1 10 1 0 0 1 0 0 1 1 10 1 1 0 1 0 0 1 1 1 11 0 0 0 1 0 0 1 1 1 1 11 0 1 0 1 0 0 1 1 1 1 1 11 1 0 0 1 0 0 1 1 1 1 1 1 11 1 1 0 1ST0IN1IN2IN3IN4IN5IN6IN7IN2Y1Y0YEXYsY 分析与总结分析与总结 /YEX=YS=1， 编码器不工作；编码器不工作； /YEX=1，YS=0， 编码器工作，但无有效输入；编码器工作，但无有效输入； /YEX=0，YS=1， 编码器工作，已对有效输入编码。编码器工

50、作，已对有效输入编码。 MSI优先权编码器优先权编码器 74LS148 逻逻辑符号如图所示：辑符号如图所示： （注意信号极性的表示方法）（注意信号极性的表示方法）其中其中 为为8个输入信号，个输入信号， 为使能端（输入控制端），为使能端（输入控制端），都是低电平有效；都是低电平有效； 为输出信号，为输出信号， 为选通输出端，为选通输出端， 为为扩展端。扩展端。 70 ININST02 YYsYEXY16线线4线优先编码器（两片线优先编码器（两片8线线3线优先编码器扩展）线优先编码器扩展）应用举例：应用举例： 一个呼叫请求控制器，有一个呼叫请求控制器，有N条输入线，连接条输入线，连接N个按键，个

51、按键，请求有优先级。有唯一按键时，输出其对应编码；有多键同请求有优先级。有唯一按键时，输出其对应编码；有多键同时按下时，输出优先级最高者的编码。使用一个优先编码器，时按下时，输出优先级最高者的编码。使用一个优先编码器，就可以满足这一电路。就可以满足这一电路。423 译码器译码器 Decoders 编码器的框图如图所示：编码器的框图如图所示：译码器译码器 译码器的工作过程与编码器相反，它将二进制译码器的工作过程与编码器相反，它将二进制编码翻译成不同的硬件输出组合。编码翻译成不同的硬件输出组合。输入输入编码字编码字使能使能输入输入输出输出编码字编码字译码器译码器映射映射 一般译码器输入端数一般译码

52、器输入端数n 总是小于输出端数总是小于输出端数m； 输入编码为输入编码为n位二进制位二进制 编码编码； 一个一个n位字表示位字表示 2n 个个不同的编码值，通常为：不同的编码值，通常为： 0( 2n 1)。有时编码值。有时编码值可以少于可以少于 2n 个。个。（1）2线线4线译码器：线译码器：1完全译码器完全译码器输输 入入输输 出出 1 X X0 0 00 0 10 1 00 1 11 1 1 11 1 1 01 1 0 11 0 1 10 1 1 1电路图电路图输出函数表达式输出函数表达式 真值表真值表STmSTAAY0010STmSTAAY1011STmSTAAY2012STmSTAAY

53、3013 3Y2Y1Y0YST1A0A 逻辑符号逻辑符号 （2） 3线线8线译码器线译码器 1完全译码器完全译码器例：将例：将2线线4线译码器扩展为线译码器扩展为3线线8线译码器。线译码器。解解：2线线4线译码器的输出端有线译码器的输出端有4个，而个，而3线线8线译码器要线译码器要8个输个输出端，所以需要两片出端，所以需要两片2线线4线译码器。线译码器。 A2 A1 A0/Y7 /Y6 /Y5 /Y4 /Y3 /Y2 /Y1 /Y00 0 01 1 1 1 1 1 1 00 0 11 1 1 1 1 1 0 10 1 01 1 1 1 1 0 1 10 1 11 1 1 1 0 1 1 11

54、0 01 1 1 0 1 1 1 11 0 11 1 0 1 1 1 1 11 1 01 0 1 1 1 1 1 11 1 10 1 1 1 1 1 1 1（2） 3线线8线译码器线译码器 1完全译码器完全译码器 A2 A1 A0/Y7 /Y6 /Y5 /Y4 /Y3 /Y2 /Y1 /Y00 0 01 1 1 1 1 1 1 00 0 11 1 1 1 1 1 0 10 1 01 1 1 1 1 0 1 10 1 11 1 1 1 0 1 1 11 0 01 1 1 0 1 1 1 11 0 11 1 0 1 1 1 1 11 1 01 0 1 1 1 1 1 11 1 10 1 1 1 1

55、 1 1 11012AAA3Y0YST7Y4YST 当地址输入当地址输入 时，则时，则 全为全为1，则要求低，则要求低位片的位片的 =1； 中有一个为中有一个为0，则要求高位片的，则要求高位片的 =0。 STST2A 所以低位片的所以低位片的 =A2，高位片的，高位片的 = 。 0012AAA7Y4YST3Y0YST 当地址输入当地址输入 时，则时，则 为为1，则要求高位片，则要求高位片的的 =1； 中有一个为中有一个为0，则要求低位片的，则要求低位片的 =0；（2） 3线线8线译码器线译码器 1完全译码器完全译码器 画出逻辑图画出逻辑图 常用常用3线线8线译码器为线译码器为74LS138 1

56、完全译码器完全译码器真值表如下：真值表如下：STA /STB /STC A2 A1 A0 /Y7 /Y6 /Y5 /Y4 /Y3 /Y2 /Y1 /Y0X 1 X X X X1 1 1 1 1 1 1 1X X 1 X X X1 1 1 1 1 1 1 10 X X X X X1 1 1 1 1 1 1 11 0 0 0 0 01 1 1 1 1 1 1 01 0 0 0 0 11 1 1 1 1 1 0 11 0 0 0 1 01 1 1 1 1 0 1 11 0 0 0 1 11 1 1 1 0 1 1 11 0 0 1 0 01 1 1 0 1 1 1 11 0 0 1 0 11 1 0

57、 1 1 1 1 11 0 0 1 1 01 0 1 1 1 1 1 11 0 0 1 1 10 1 1 1 1 1 1 1译码器译码器74LS138的使用要点的使用要点74LS138的输出信号为低有效，它有的输出信号为低有效，它有三个使能端输入端（三个使能端输入端（ STA 、/STB、 /STC ），只有在三个使能输入全部有），只有在三个使能输入全部有效时，才能有正确的有效输出。效时，才能有正确的有效输出。74LS138 外部信号之间的关系为：外部信号之间的关系为： Yi = STA STB STC mimi表示输入地址变量表示输入地址变量A2、 A1、A0的一个最小项的一个最小项逻辑符号

58、如下逻辑符号如下：译码器的级联译码器的级联 Cascading Decoders 当输入变量数当输入变量数 n大于器件的输入变量数时，可以大于器件的输入变量数时，可以用多个二进制译码器的级联来实现。用多个二进制译码器的级联来实现。例例1 用两个用两个 3-8 译码器组成译码器组成 4-16 译码器。译码器。N3N2N1N04-16译码器DEC15DEC14DEC1DEC0 用两片用两片74LS138U1和和U2级联级联起来。起来。将输入的将输入的最高位最高位N3分别接到分别接到U1/STC及及U2 STA； 整个级联电路的使整个级联电路的使能输入能输入/EN分别接到分别接到U1 / STB和和

59、U2 / STB 。/DEC0/DEC1/DEC2/DEC4/DEC6/DEC5/DEC7/DEC8/DEC9/DEC11/DEC14/DEC13/DEC15U1+5VRN0N1N2N3/EN/DEC3/DEC10/DEC1274LS138STAA0Y2Y0Y1Y3Y4Y5Y6Y7A1A2/STB/STC74LS138STAA0Y2Y0Y1Y3Y4Y5Y6Y7A1A2/STB/STCU2 当当 /EN = 0时时若若N3 = 0则则U2的输出无效的输出无效(输出输出1), U1的输出的输出按按N2N1N0译译码：码： /DECi = mi ( i = 0 7 )若若N3 = 1则则U1的输出无

60、效的输出无效(输出输出1), U2的输出的输出按按N2N1N0译译码：码： /DECi = mi ( i = 8 15 )/DEC0/DEC1/DEC2/DEC4/DEC6/DEC5/DEC7/DEC8/DEC9/DEC11/DEC14/DEC13/DEC15U1+5VRN0N1N2N3/EN/DEC3/DEC10/DEC1274LS138STAA0Y2Y0Y1Y3Y4Y5Y6Y7A1A2/STB/STC74LS138STAA0Y2Y0Y1Y3Y4Y5Y6Y7A1A2/STB/STCU2 总的级联译码器的输出总的级联译码器的输出逻辑表达式为：逻辑表达式为： /DECi = /EN + mi i = 0 15式中式中 ：mi 为为 N3N2N1N0 的对应最小项。的对应最小项。 /DEC0/DEC1/DEC2/DEC4/DEC6/DEC5/DEC7/DEC8/DEC9/DEC11/DEC14/DEC13/DEC15U1+5VRN0N1N2N3/EN/DEC3/DEC10/DEC1274LS138STAA0Y2Y0Y1Y3Y4Y5Y6Y7A1A2/STB/STC74LS138STAA0Y2Y0Y1Y3Y4Y5Y6Y7A1