第12章 集成逻辑门电路

1、第十二章 集成逻辑门电路12.112.212.3TTL与非门电路场效应管与MOS逻辑门半导体二极管和晶体管的开关特性逻辑门电路：用以实现基本和常用逻辑运算的电子电路。简称门电路。所谓门就是一种开关，它能按照一定的条件去控制信号的通过或不通过。 门电路的输入和输出之间存在一定的逻辑关系(因果关系)，所以门电路又称为逻辑门电路。 基本和常用门电路有与门、或门、非门（反相器）、与非门、或非门、与或非门和异或门等。在数字电路中，一般用高电平代表1、低电平代表0。获得高、低电平的基本方法：利用半导体开关元件的导通、截止（即开、关）两种工作状态。二极管门电路二极管门电路三极管门电路三极管门电路TTL门电路

2、门电路MOS门电路门电路PMOS门门CMOS门门逻逻辑辑门门电电路路分立门电路分立门电路NMOS门门 14 13 12 11 10 9 874LS04 1 2 3 4 5 6 7VCC 4A 4Y 5A 5Y 6A 6Y 1A 1Y 2 A 2Y 3 A 3Y GND6 反相器 74LS04 的引脚排列图集成门电路集成门电路12.1 半导体二极管和晶体管的开关特性p 二极管的开关特性二极管的开关特性 re二极管的伏安特性二极管的伏安特性： IF 0.5 0.7 iD (mA) uD (V) 伏安特性 UBR 0 反向击穿电压反向击穿电压当电压当电压uD0.7V 二极管导通二极管导通当电压当电压

3、uD1.4V1.4V， T T5 5处于深度饱和状态，输出处于深度饱和状态，输出电压维持低电平不变。电压维持低电平不变。12.2 TTL与非门电路p TTLTTL与非门的主要参数与非门的主要参数u0 (V)ui (V)1233.6VBCDE0.6V1.4V0A1. 输出高电平输出高电平UOH ：标准高电平的值应：标准高电平的值应大于大于2.4V，典型值为，典型值为3.5V2. 输出低电平输出低电平UOL ：标准低电平的值应：标准低电平的值应小于小于0.4V，典型值为，典型值为0.35V高电平表示一种状态，低电平表示高电平表示一种状态，低电平表示另一种状态，一种状态对应一定的另一种状态，一种状态

4、对应一定的电压范围，而不是一个固定值。电压范围，而不是一个固定值。0V5V3.5VUSLUSH0.4V12.2 TTL与非门电路p TTLTTL与非门的主要参数与非门的主要参数u0 (V)ui (V)1233.6VBCDE0.6V1.4V0A3. 输入端短路电流输入端短路电流 IIS ：任意输入端接地，其余输入端开路时，流过接地输入端的电流。 IIS 要尽可能地小。4. 扇出系数扇出系数 N ：表征带负载的能力。它：表征带负载的能力。它表示与非门输出端最多能与几个同类的表示与非门输出端最多能与几个同类的与非门进行连接。典型电路的与非门进行连接。典型电路的 N8。+5VR4R2R5T3T4T1前

5、级前级T1T1T5IiH1IiH3IiH2IOH 12.2 TTL与非门电路p TTLTTL与非门的主要参数与非门的主要参数12.2 TTL与非门电路p TTLTTL与非门的主要参数与非门的主要参数u0 (V)ui (V)1233.6VBCDE0.6V1.4V0A5. 空载功耗空载功耗 ：与非门空载时，电源总电流与电源电压的乘积。6. 开门电平开门电平 UON ：额定负载下，确保输出为标准低电平时的输入电平称为。它表示使与非门开通时的最小输入电平。它表示使与非门开通时的最小输入电平。7. 关门电平关门电平 UOFF ：额定负载下，使输出电平上升到标准高电平时的输入电平。12.2 TTL与非门电

6、路p TTLTTL与非门的主要参数与非门的主要参数8. 高电平输入电流高电平输入电流 IIH ：一个输入端接高电平，其余输入端接地时的反向电流。此值越小越好。此值越小越好。9. 平均传输延迟时间平均传输延迟时间 tpd ：输入端接一方波电压，输出电压与输入电压相比所产生的时间延迟。此值越小越好。此值越小越好。tPHLtPLH50%50%输出输入tPd=(tPHL+ tPLH)/212.2 TTL与非门电路p TTLTTL与非门的派生门电路与非门的派生门电路1 1非门非门+5VFR4R2R1T2R5R3T3T4T1T5A12.2 TTL与非门电路p TTLTTL与非门的派生门电路与非门的派生门电

7、路2 2或或非门非门+5VFR4R2R1AT2AR5R3T3T4T1AT5AT1BBT2BR1B12.2 TTL与非门电路p TTLTTL与非门的派生门电路与非门的派生门电路3 3与或与或非门非门+5VFR4R2R1AT2AR5R3T3T4T1AT5AT1BDT2BR1BBC12.2 TTL与非门电路p 浅饱和浅饱和TTLTTL与非门与非门电路电路 re+5VFR4R2R1T2R5R3T3T4T1T5ABC前面介绍的TTL电路属于中速门电路，为了使电路响应更快速的时钟信号，需要将晶体管T5的工作状态由深度饱和更改为浅饱和。存在问题：存在问题：TTLTTL门电路工作速度相对于门电路工作速度相对于

8、MOSMOS较快，但由于当输出为低电平时较快，但由于当输出为低电平时T T5 5工工作在深度饱和状态，当输出由低转为高作在深度饱和状态，当输出由低转为高电平，由于在基区和集电区有存储电荷电平，由于在基区和集电区有存储电荷不能马上消散，而影响工作速度不能马上消散，而影响工作速度。12.2 TTL与非门电路p 浅饱和浅饱和TTLTTL与非门与非门电路电路 re+5VFR4R2R1T2R5R3T3T4T1T5ABCR6T6通过适当地选择电路参数：R2、R3和R6 ，可保证T5导通时处于浅饱和状态，从而缩短了存储时间，提高了电路的工作速度。为了进一步提高门电路的速度，可采用肖特基TTL电路。12.2

9、TTL与非门电路p 肖特基肖特基TTLTTL电路电路 re肖特基二极管：借助金属铝和N型硅的接触势垒产生整流作用的半导体器件。特点：1）正向压降小，约为0.30.4 V。 2）到点机制是多数载流子，几乎没有电荷存储效应12.2 TTL与非门电路p 肖特基肖特基TTLTTL电路电路 reT5becT5bec12.2 TTL与非门电路p 肖特基肖特基TTLTTL电路电路 re+5VFR4R2R1T2R5R3T3T4T1T5ABCR6T612.2 TTL与非门电路p 集电极开路集电极开路TTLTTL电路电路 (OC门)re+5VR4R5T3T4T5+5VR4R5T3T4T5输出低电平问题的提出问题的

10、提出工程中常常将两个门电路并联起来实现逻辑与功能，称为线与线与。那么这两个逻辑门是否可以并联？当F1，F2中一个为低电平，一个为高电平时，会形成一个低阻通道，导致T5损坏，因此实际中无法实现与逻辑。输出高电平12.2 TTL与非门电路p 集电极开路集电极开路TTLTTL电路电路 (OC门)re+5VFR4R2R1T2R5R3T3T4T1T5ABC问题的解决问题的解决去掉低阻通道，将集电极开路，称为集电极开路门集电极开路门出现新问题出现新问题：当输出为低电平时正常，但是如果输出应为高电平时，此时T5截止，无法输出高电平，因此在工作时，必须接入外接电阻和电源。12.2 TTL与非门电路p 集电极开

11、路集电极开路TTLTTL电路电路 (OC门)re+5VFRLR2R1T2R3T1T5ABC+UCCAB FCAB F&ABCABC&F12.2 TTL与非门电路p OCOC门的应用门的应用e1.1.实现与或非逻辑功能实现与或非逻辑功能CD F2AB F1RL+UCCF12FF FAB CD= =ABCD=+12.2 TTL与非门电路p OCOC门的应用门的应用e2.2.实现电平转换实现电平转换TTL电平电平“1”3.6V“0”0.3V转移电平转移电平“1” 10V“0” 0VVCC2 =10VF1FRLVCC1 = 5V用于接口电路；用于接口电路；OCOC门可用于数据总线系统中

12、；门可用于数据总线系统中；12.2 TTL与非门电路p OCOC门的应用门的应用eAB 3.3.用做驱动器用做驱动器+5VRL可驱动七段译码管可驱动七段译码管12.2 TTL与非门电路p OCOC门线与时上拉电阻的选择门线与时上拉电阻的选择e影响影响RL选择的因素：选择的因素：并联在一起的驱动门的个数 nA1B1 A2B2 AnBn nRL+UCC12.2 TTL与非门电路p OCOC门线与时上拉电阻的选择门线与时上拉电阻的选择e影响影响RL选择的因素：选择的因素：所接负载门的输入端数 mA1B1 A2B2 AnBn nRL+UCC m12.2 TTL与非门电路p OCOC门线与时上拉电阻的选

13、择门线与时上拉电阻的选择e影响影响RL选择的因素：选择的因素：线与输出的逻辑状态有关A1B1 A2B2 AnBn nRL+UCC mIOHIOHIIHIIHIRL如果如果RL取值太大，则取值太大，则RL上的分上的分压太大，可能使负载的输入被压太大，可能使负载的输入被拉低到规定值以下，引起逻辑拉低到规定值以下，引起逻辑错误。这里必须限制错误。这里必须限制RL的最大的最大值。值。假设输出都为高电平假设输出都为高电平UOH(min) UCC - RLIRLRL UCC - UOH(min)mIIH + nIOHUOH(min) 为门电路输出高电平最小值12.2 TTL与非门电路p OCOC门线与时上

14、拉电阻的选择门线与时上拉电阻的选择e影响影响RL选择的因素：选择的因素：线与输出的逻辑状态有关A1B1 A2B2 AnBn nRL+UCC mIOHIOHIIHIIHIRL如果如果RL太小，太小，RL上的电压上的电压降不够，则会使输出的低降不够，则会使输出的低电平被抬高到规定值以上，电平被抬高到规定值以上，出现逻辑错误。出现逻辑错误。假设有一个是输出低电平假设有一个是输出低电平VOL(max) UCC IRLRLIRL = IOL mIISIIS : 输入为低电平时的电流，输入为低电平时的电流，也称短路电流也称短路电流此处没有此处没有n，因为前级只要有一个因为前级只要有一个门输出为低，线与结果

15、即为低门输出为低，线与结果即为低。RL UCC-UOL(max)IOL-mIIS12.2 TTL与非门电路p 三态门三态门e 通常数字逻辑是二值的，即仅0，1值，其所对应电路的输出电平是高、低两种状态。 在实际电路中，还有一种输出为高阻抗的状态(既非高电平又非低电平的状态) ，被称之为第三状态。 于是数字电路的输出就有：0、1和Z（高阻）的三种状态。具有这种功能输出的电路称三态逻辑电路或称三态门电路。12.2 TTL与非门电路p 三态门三态门e+5VFR5R2R1T2R4R3T3T4T1T5ABEL&BENAE 称为控制端、使能端AB FETS12.2 TTL与非门电路p 三态门三态门

16、e+5VFR5R2R1T2R4R3T3T4T1T5ABEE=1截止截止相当于一个正常的二输入端与非门相当于一个正常的二输入端与非门ABF 12.2 TTL与非门电路p 三态门三态门e+5VFR5R2R1T2R4R3T3T4T1T5ABEE=0导通导通电路输出为高阻态，与输入端电路输出为高阻态，与输入端A A和和B B的值无关的值无关1V1V截止截止截止截止高阻态高阻态F = Z12.2 TTL与非门电路p 三态门的应用三态门的应用e在数字系统中，当某一逻辑器件被置于高阻状态时，相当于把这个器件从系统中移除，与系统互不产生任何影响。三态门在计算机总线结构中有着广泛的应用。组成单向总线，实现信号的

17、分时单向传送组成双向总线，实现信号的分时双向传送12.2 TTL与非门电路p 三态门的应用三态门的应用e总线总线&A3B3E3&A2B2E2&A1B1E1&A4B4100分时控制各个门的使能端，就可以让各个门的输出信号分别进入总线。同一时刻，只允许一个门进入总线。其他门必须保持为高阻状态单向数据传输单向数据传输12.2 TTL与非门电路p 三态门的应用三态门的应用eE&A1&BE=1，数据从，数据从ABE=0，数据从，数据从BA双向数据传输双向数据传输12.2 TTL与非门电路p 三态门的应用三态门的应用e&A1E&BFE=1时，

18、门时，门G1使能，使能，G2禁止，禁止，F = A；E=0时，门时，门G1禁止，禁止，G2使能，使能，F = B。G1G2多路开关多路开关如果要实现如果要实现 n (n2)路开路开关，如何搭建电路关，如何搭建电路？译码器u 单极型晶体管场效应管（FET）利用输入回路的电场效应来控制输出回路电流的半导体器件l 场效应管紧靠多数载流子导电，又称单极型晶体管l 体积小、重量轻、寿命长l 输入内阻高：1071012l 噪声低、热稳定性好、抗辐射能力强l 耗电省12.3 场效应管与MOS逻辑门u 单极型晶体管场效应管场效应管分类结型绝缘栅型N 沟道P 沟道N 沟道P 沟道增强型耗尽型增强型耗尽型12.3

19、 场效应管与MOS逻辑门u 结型场效应管12.3 场效应管与MOS逻辑门u N沟道结型场效应管N沟道结型场效应管是在同一块N型半导体上制作两个高掺杂的P区。将它们连接在一起引出电极栅极栅极G G。N沟道结构示意图SiO2N源极S栅极G漏极D NNPP N 型半导体两端加上一定的电压，便在沟道中形成电场，在此电场作用下，形成由多数载流子(自由电子)产生的漂移电流。我们将电子发源端称为源源极极S S ，接收端称为漏极漏极D D。源极源极S栅极栅极G漏极漏极D 12.3 场效应管与MOS逻辑门u 结型场效应管dsgP+N导电沟道N N沟道结型结构示意图沟道结型结构示意图P+ 这样既保证了栅-源之间的

20、电阻很高，又实现了UGS对沟道电流ID的控制。正常工作时：正常工作时：在栅-源之间加负向电压，(保证耗尽层承受反向电压) 漏-源之间加正向电压，(以形成漏极电流）P区和N区的交界面形成耗尽层。源极和漏极之间的非耗尽层称为导电沟道。 耗尽层12.3 场效应管与MOS逻辑门u 结型场效应管当uGS=0时，耗尽层很窄,导电沟道宽。随| uGS |增大，耗尽层增宽,沟道变窄,电阻增大。| uGS |增加到某一数值,耗尽层闭和,沟道消失,沟道电阻趋于无穷大。夹断电压夹断电压 UGS(off )12.3 场效应管与MOS逻辑门 当 uDS =0时，虽有导电沟道，但 iD 为零。 当uDS 0时，产生 iD

21、，随着uDS增加， iD 增加。 注意，此时产生了一个沿沟道的电位梯度，靠近漏极附近的电位高于源极附近的电位。 导电沟道呈楔形。uGS 为UGS(off )0 0中某一固定值， uDS 对漏极电流iD的影响uGSDSGiDuDS12.3 场效应管与MOS逻辑门 只要栅漏电压 uGD 小于夹小于夹断电压断电压UGS(off ) ，iD 就随 uDS 的增大而增大的增大而增大。uGS 为UGS(off )0 0中某一固定值， uDS 对漏极电流iD的影响uGSDSGiDuDS12.3 场效应管与MOS逻辑门 当uGD=UGS(off ) ，漏极一边的耗尽层就会出现夹断区。此时称为预夹断。 此时的

22、iD 称为“饱和漏极电流 iDSS”uGS 为UGS(off )0 0中某一固定值， uDS 对漏极电流iD的影响uGSDSGiDuDS12.3 场效应管与MOS逻辑门 当uGD=UGS(off ) ，漏极一边的耗尽层就会出现夹断区。此时称为预夹断。 此时的 iD 称为“饱和漏极电流 iDSS” 若uDS 继续增大，即uGDUGS(off )，夹断区下移， 此时若uDS继续增加， iD 几乎不变。uGS 为UGS(off )0 0中某一固定值， uDS 对漏极电流iD的影响uGSDSGiDuDS12.3 场效应管与MOS逻辑门 此时iD的值由uGS 决定，iD 表现为恒流特性。 注意iD是载流

23、子通过电场效应被漏极吸收形成的 。 当uGD UGS（off） 时，对于不同的 uGS ，漏源之间等效成不同阻值的电阻，iD 随 uDS 的增加线性增加。可变电阻区预夹断轨迹输出特性曲线12.3 场效应管与MOS逻辑门u 结型场效应管p当uGD UGS（off）时， iD 几乎只决定于uGS，而与uDS 无关，可以把 iD 近似看成 uGS 控制的电流源。（对应恒流区）p当uGS0 ,0 ,u uDS =0=0：由于绝缘层SiO2的存在，栅极电流为零。栅极金属层将聚集大量正电荷，排斥P型衬底靠近SiO2 绝缘层的空穴;便剩下不能移动的负离子区，形成耗尽层。衬底Bu N沟道增强型MOS管12.3

24、 场效应管与MOS逻辑门3） uGS继续增加，uDS=0=0：使导电沟道刚刚形成的栅-源电压称为开启电压 uGS(th) 。 一方面：耗尽层增宽； 另外：将衬底的自由电子吸引到耗尽层与绝缘层之间，形成N型薄层，称为反型层。 这个反型层就构成了漏源之间的导电沟道。uGS越大，反型层越厚，导电沟道电阻越小。 PN+N+SGD衬底Bu N沟道增强型MOS管反型层12.3 场效应管与MOS逻辑门将产生一定的漏极电流 iD 。 iD 随着的uDS增加而线性增大。P衬底BN+N+SGD4） uGS uGS(th) ，uDS 0：此时导电沟道的宽度不再处处相等。u N沟道增强型MOS管12.3 场效应管与M

25、OS逻辑门5）uGS uGS(th) , uGD =uGS(th) ：随着 uDS 的增大，uGD 减小，当uDS增大到 uGD = =uGS(th)时，导电沟道在漏极一端产生夹断，称为预夹断。 此时继续增加 uDS，夹断区会继续左移。 但仍然有 iD 。衬底u N沟道增强型MOS管此时沟道两端电压保持不变，因此漏电流 iD 几乎不变化，管子进入恒流区。12.3 场效应管与MOS逻辑门iD几乎仅仅决定于uGS 。此时可以把 iD 近似看成 uGS 控制的电流源。u N沟道增强型MOS管5）uGS uGS(th) , uGD =uGS(th) ：衬底12.3 场效应管与MOS逻辑门恒流区击穿区可

26、变电阻区4321051015UGS =5V6V4V3V2VID /mAUDS =10V0123246UGS / VUGs(th)输出特性转移特性 UDS / VID /mA夹断区u N沟道增强型MOS管12.3 场效应管与MOS逻辑门u N沟道耗尽型MOS管制造时,在sio2绝缘层中掺入大量的正离子,即使uGS =0，在正离子的作用下，源-漏之间也存在导电沟道。只要加正向uDS ，就会产生iD。结构示意图P源极S漏极D 栅极GBN+N+正离子反型层SiO2只有当uGS小于某一值时，才会使导电沟道消失，此时的uGS称为夹断电压uGS(off) 。12.3 场效应管与MOS逻辑门u N沟道耗尽型M

27、OS管dN沟道符号BsgP沟道符号dBsgdBsgN沟道符号dBsgP沟道符号耗尽型MOS管符号增强型MOS管符号12.3 场效应管与MOS逻辑门12.3 场效应管与MOS逻辑门p NMOS NMOS管的开关作用管的开关作用 reRDuiGDS+UDDuouiuoGDSRD+UDD截止状态等效电路截止状态等效电路uiuoGDSRD+UDD导通状态等效电路导通状态等效电路当当 ui UGS(th) 截止时：iS = 0 ，RDS 109 ，相当于漏极和源极断开。导通时：RDS RDS ，相当于漏极和源极短路。12.3 场效应管与MOS逻辑门p NMOS NMOS反相器反相器 reRDuiGDS+

28、UDDuo导通时，要求 RD RDS ，但集成电路内部比较难集成大阻值电阻。T2ui+UDD (10V)uoT1开关管开关管负载管负载管12.3 场效应管与MOS逻辑门p NMOS NMOS反相器反相器 reT2ui+UDD (10V)uoT1当 ui = 8V 时，T1管导通，输出uo为低电平当 ui = 0V 时，T1管截止，输出电压为：uo = uDS1 = UDD uDS2 = (10-2)V = 8V12.3 场效应管与MOS逻辑门p CMOS CMOS非门电路非门电路 re互补对称MOS电路结构采用P沟道和N沟道增强型MOS管按照互补对称形式连接而成。特点： 功耗低 工作电压电流范

29、围宽 抗干扰能力强 输入电阻高 扇出系数大 集成度高T2ui+UDDuoT1CLNMOSNMOS管管PMOSPMOS管管改善输改善输出波形出波形提高工提高工作速度作速度12.3 场效应管与MOS逻辑门p CMOS CMOS非门电路非门电路 reT2ui+UDDuoT1CL ui =导通导通截止截止uo= 012.3 场效应管与MOS逻辑门p CMOS CMOS非门电路非门电路 reT2ui+UDDuoT1CLui = 0截止截止Ugs2 = UDD导通导通uo= 112.3 场效应管与MOS逻辑门p CMOS CMOS与非门电路与非门电路 reT2T1T3T4+UDDFABA、B当中有一个或全

30、当中有一个或全为低电平时，为低电平时，T1、T2中有中有一个或全部截止，一个或全部截止，T3、T4中有一个或全部导通，输中有一个或全部导通，输出出F为高电平为高电平。只有当输入只有当输入A、B全为高全为高电平时，电平时，T1和和T2会都导通，会都导通，T3和和T4都截止，输出都截止，输出Y才会才会为低电平。为低电平。FA B12.3 场效应管与MOS逻辑门p CMOS CMOS或非门电路或非门电路 reA、B当中有一个或全当中有一个或全为高电平时，为高电平时，T1、T2中有中有一个或全部导通，一个或全部导通，T3、T4中有一个或全部截止，输中有一个或全部截止，输出出F为低电平为低电平。只有当输入只有当输入A、B全为低全为低电平时，电平时，T1和和T2会都截止，会都截止，T3和和T4都导通，输出都导通，输出Y为高为高电平。电平。FABT3T4+UDDT1T2ABF两个并联的PMOS管作为负载管两个串联的NMOS管作为驱动管12.3 场效应管与MOS逻辑门p CMOS CMOS传输门电路传输门电路 reTGcc电路特点： 增强型PMOS和NMOS管按照闭环互补形式连接； 两管的源极连接在一起作为输入端 两管的漏极连接在一起作为输出端 VP衬底接5V电压；VN衬底接-5V电压 两管的栅极接互补信号12