verilog实验报告---程超

1、西安邮电院基于Verilog的数字电路模拟实验系部名称：通信与信息工程学院学生姓名：张宏扬专业名称：通信工程班级：通工0809学号：03081469(01)时间：2010年12月20号实验题目门级建模仿真实验一、实验内容设计的一个带有清零的顺序输出结果的计数器，q从0计数到15二、技术规范1、输入引脚：reset,clk;输出引脚：q。2、功能：这时也个具有清零的计数器，从0到15输出的。在其中用到了T触发器和D触发器来实现它的功能。三、实验步骤1、在modulesim软件中对设计模块和验证模块进行书写和编译;2、对编译好的模块进行仿真。0Outputq=020Outputq=130Outpu

2、tq=240Outputq=350Outputq=460Outputq=570Outputq=680Outputq=790Outputq=8100Outputq=9110Outputq=10120Outputq=11130Outputq=12设计模块：moduleSR_lach(q,qbar,reset,set);outputq,qbar;inputreset,set;nand#1(q,reset,qbar);nand#1(qbar,set,q);endmodule2.验证模块:moduleTop;wireQ,Qbar;regReset,Set;SR_latch(.reset(Reset),.

3、q(Q),.qbar(Qbar),.set(Set);initialbegin$monitor($time,"Set=%b,Reset=%b,Q=%bn",Set,Reset,Q);Set=0;Reset=0;# 5Reset=1;# 5Reset=0;# 5Set=1;# 5$finish;endendmodule五、仿真结果及分析RS锁存器.1百。号：温粤吗二二i的霏鼻斗圜祺禺口”薪省副®r/Top/s1/q/Top?$1Jc也印/Iopsl/reset/Top/sl/set实验题目：两个四位二进制的比较器一、实验内容大小比较器的功能是比较两个数之间的关系：大

4、于、小于或等于。一个四位大小比较器的输入是两个四位数A和B。我们可以将它们写成下面的形式，最左边的位为最高有效位：A=A(3)A(2)A(1)A(0)B=B(3)B(2)B(1)B(0)两个数的比较可以从最高有效位开始，逐位进行。如果两个位不相等，则该位值为0的数为较小的数。为了用逻辑等式实现这个功能，我们需要定义一个中间变量x。注意下面实现的是同或(xnor)的功能。x(i)=A(i)B(i)+A(i)B(i)'大小比较器的三个输出为：A_gt_B,A_lt_B和A_eq_Bo其计算公式为：A_gt_B=A(3)B(3)'+x(3)A(2)B(2)'+x(3)x(2)

5、A(1)B(1)+x(3)x(2)x(1)A(0)B(0)'A_lt_B=A(3)B(3)+x(3)A(2)'B(2)+x(3)x(2)A(1)'B(1)+x(3)x(2)x(1)A(0)'B(0)A_eq_B=x(3)x(2)x(1)x(0)写出模块magnitude_comparator的Verilog描述。写出激励模块并在模块中实例引用magnitude,comparator模块。选择A和B的几种组合，对模块的功能进行测试。二、实验步骤1、在modulesim软件中对设计模块和验证模块进行书写和编译;2、对编译好的模块进行仿真。三、源代码:modulest

6、imulus;reg3:0A_out,B_out;wireF1,F2,F3;magnitude_comparatorsti(A_out,B_out,F1,F2,F3);initialbegin# 0A_out=4'd0;B_out=4'd1;# 10A_out=4'd2;B_out=4'd2;# 10A_out=4'd5;B_out=4'd1;# 10A_out=4'd15;B_out=4'd10;# 10A_out=4'd10;B_out=4'd3;# 10A_out=4'd6;B_out=4'd

7、6;# 10A_out=4'd8;B_out=4'd14;# 10A_out=4'd12;B_out=4'd12;# 20$finish;endinitialbegin$monitor($time,"A=%b,B=%b,A_gt_B=%d,A_it_B=%d,A_eq_B=%d",A_out,B_out,F1,F2,F3);endendmodule激励块:modulemagnitude_comparator(A,B,A_gt_B,AJt_B,A_eq_B);input3:0A,B;outputA_gt_B,A_it_B,A_eq_B；wire

8、3:0X;assignX0=(A0&B0)|(A0&B0),X1=(A1&B1)|(A1&B1),X2=(A2&B2)|(A2&B2),X3=(A3&B3)|(A3&B3);assignA_gt_B=(A3&B3)|(X3&A2&B2)|(X3&X2&A1&B1)(X3&X2&X1&A0&B0),A_it_B=(A3&B3)|(X3&A2&B2)|(X3&X2&A1&B1)|(X3&X2&

9、X1&A0&B0),A_eq_B=X3&X2&X1&X0;endmodule四、仿真结果及分析1alim【miiti：i口口口】”口口11J&,.i',一用11!'|_OMm:此口i口.；口叫.:m】q.U1011口【川1100卜d同1,r；J由1'-41-1L1I09JEQ117J4euIuM=1SHJ14,，曲而Uu-2SUJ<5AHwdui3实验题目：使用JK触发器设计一个计数器实验内容:一个同步计数器可以使用主从JK触发器来设计。设计一个同步计数器，其逻辑图和JK触发器的逻辑图如书中图所示。清零信号clear

10、低电平有效，输入数据在时钟信号clock的上升沿被锁存，触发器在clock的下降沿输出；当count_enable信号为低电平时停止计数。写出同步计数器的Verilog描述和激励模块，在激励模块中使用clear和count_enable对计数器进行测试，并显示输出计数Q3:0。二、技术规范：本次试验中共有三个模块，分别是JK主从触发器设计模块，计数器设计模块及激励模块。对于JK触发器，共有四个输入端(j,k,clear,clock),两个输出端(q,qbar),根据其实际电路结构做出相应的设计；对于计数器模块，有三个输入端(clear,clock,counter_clock，四个输出(Q3:0

11、)，使用的是四个JK触发器和门电路组合，采用同步清零和同步脉冲构成四位同步计数器；激励模块中根据技术模块输入端口进行相关赋值以便进行仿真观察；三、实验步骤：1在modulesim软件中使用数据流建模进行四位计数器设计及输入；2.进行编译及仿真。四、源代码：JK触发器模块：modulem_c_jkff(q,qbar,J,K,clear,clock);outputq,qbar;inputJ,K,clear,clock;wirea,b,c,d,y,ybar,cbar;assigncbar=clock;assign#1a=(J&qbar&clock&clear),b=(K&am

12、p;q&clock),y=(a&ybar),ybar=(y&b&clear),c=(y&cbar),d=(ybar&cbar);assign#1q=(c&qbar);assign#1qbar=(d&clear&q);endmodule计数器模块：modulefour_count_ff(Q,clear,clock,count_enable);output3:0Q;inputclear,clock,count_enable;wirea1,a2,a3;assigna1=count_enable&Q0,a2=a1&

13、Q1,a3=a2&Q2;m_c_jkffm1(Q0,count_enable,count_enable,clear,clock);m_c_jkffm2(Q1,a1,a1,clear,clock);m_c_jkffm3(Q2,a2,a2,clear,clock);m_c_jkffm4(Q3,a3,a3,clear,clock);endmodule激励模块:modulestimulus;regclock,clear,count_enable;wire3:0Q;initial$monitor($time,"CountQ=%bClear=%b",Q3:0,clear);four_count_fff1(Q,clear,clock,count_enable);initialbeginclear=1'b0;count_enable=1'b1;#10clear=1'b1;/#1count_enable=1'b1;/#50clear=1'b0;/#100count_enable=1'b0;/#100clear=1'b0;/#50clear=1'b1;/#50count_enable=1'b1;endinitialbeginclock=1&