硬件设计overview

1、硬件设计方法复习如何设计复杂的数字集成电路 发展趋势规模、面积、频率 Solutions：应用集成电路设计工具；学习硬件描述语言（Verilog）；采用Top-down方法。怎样设计如此复杂的系统？ 设计方法： 选用合适的 EDA仿真工具； 逐个编写可综合HDL模块； 逐个编写HDL测试模块； 逐个做电路逻辑仿真； 编写总测试模块； 做系统电路逻辑总仿真； 选用合适的基本逻辑元件库和宏库 购买必要的IP核； 综合得到门级电路结构； 布局布线，得到时延文件； 后仿真； 定型，FPGA验证或ASIC流片IC设计的主要方法（手段） 全定制设计 基于标准单元的设计（半定制） 基于可编程逻辑器件FPGA

2、的设计全定制设计简述 全定制ASIC是利用集成电路的最基本设计方法（不使用现有库单元），对集成电路中所有的元器件进行精工细作的设计方法。全定制设计可以实现最小面积，最佳布线布局、最优功耗速度积，得到最好的电特性。该方法尤其适宜于模拟电路，数模混合电路以及对速度、功耗、管芯面积、其它器件特性（如线性度、对称性、电流容量、耐压等）有特殊要求的场合；或者在没有现成元件库的场合。 特点：高性能，周期长，设计成本昂贵。 由于单元库和功能模块电路越加成熟，全定制设计的方法渐渐被半定制方法所取代。在现在的IC设计中，整个电路均采用全定制设计的现象越来越少。基于标准单元的设计是：将预先设计好的称为标准单元的逻

3、辑单元，如与门，或门，多路开关，触发器等，按照某种特定的规则排列，通常按照等高不等宽的原则排列，留出宽度可调的布线通道。 优缺点用预先设计、预先测试、预定特性的标准单元库，省时、省钱、少风险地完成ASIC设计任务。标准单元可以置放于芯片的任何位置。可内嵌定制的功能单元；开发周期较短，开发成本不是太高，可实现较高的性能。现场可编程门阵列FPGA FPGA具有现场可编程特性。其基本特点： 基本逻辑单元和互连采用编程的方法实现 核心电路是规则的可编程基本逻辑单元阵列，可以实现组合逻辑和时序逻辑 设计的ASIC一般都有冗余问题 设计周期很短 ，但单片电路价格较高 FPGA具有不同容量的系列产品，容量有

4、万门级、十万门级、百万门级等多种。比较 全定制设计周期最长，设计成本最高，性能最好，适合于批量很大或对产品成本不计较的场合。 基于标准单元的半定制设计成本低于全定制，但高于FPGA，设计周期相对全定制短，性能较好，适合于有较大批量的ASIC设计。 用FPGA设计成本最低，开发周期快，但单芯片价格最高，适合于小批量或实验产品。 现在的大部分ASIC设计都是以半定制和FPGA形式完成的基本设计流程 系统设计 系统需求定义 软硬件设计划分 算法设计 体系结构设计 并行、流水线 逻辑设计 逻辑综合、优化 物理设计 布局规划（Floorplanning） 布局（Placement） 布线（Routing

5、）设计流程System/Algorithm DesignLogic DesignPhysical Design/LayoutFabricationArchitectural Verification/SimulationParasitic ExtractionTesting前端设计后端设计Module portsModule nameVerilog keywordsverilog设计实例module Add_half ( sum, c_out, a, b ); inputa, b;outputsum, c_out;wire c_out_bar;xor (sum, a, b);nand (c_o

6、ut_bar, a, b);not (c_out, c_out_bar);endmoduleDeclaration of port modesDeclaration of internal signalInstantiation of primitive gatesc_outabsumc_out_barmodule muxtwo (out, a, b, sl);input a,b,sl;output out; Reg out; always (sl or a or b) if (!sl) out = a; else out = b;endmodule在行为级模型中，逻辑功能描述采用高级语言结构

7、，如, while, if, case。RTL模型中数据流都是基于时钟的。RTL级描述是行为级Verilog的子集。absloutRTL级数字系统的构成组合逻辑（无记忆）时序逻辑（有记忆）：用寄存器和组合逻辑一起组成的有记忆逻辑电路，能与时钟配合产生精确的控制信号。数字逻辑电路的构成- 组合逻辑：-输出只是输入逻辑电平的函数，与电路的原始状态无关。-由与、或、非门组成的网络。-常用的有：多路器、数据通路开关、加法器、乘法器等，没有记忆功能。- 时序逻辑：-输出不只是输入的逻辑电平的函数，还与电路所处的状态有关。-由多个触发器和多个组合逻辑块组成的网络。-常用的有：计数器、复杂的数据流动控制逻辑

8、、运算控制逻辑、指令分析和操作控制逻辑。-同步时序逻辑的设计是设计复杂的数字逻辑系统的核心。- 存储器和寄存器：用于暂时存储数据信息。数字系统的构成示意图数字系统的构成示意图控制逻辑（有限状态机）ena1ena2ena3enanclock组合逻辑 1寄存器组组合逻辑 2寄存器组组合逻辑 3寄存器组组合逻辑 4寄存器组input_1input_2input_n锁存器（Latch）与寄存器（Register）q锁存器stores data when clock is low DClkQDClkQq寄存器stores data when clock rises ClkClkDDQQ锁存器InclkI

9、nOutPositiv e L a tchPositiv e L a tchCLKCLKD DG GQ QOutOutstableOutfollows I nInclkInOutNegativ e L a tchNegativ e L a tchCLKCLKD DG GQ QOutOutstableOutfollows I n时序定义tCLKtDtc2qtholdtsutQDATASTABLEDATASTABLERegisterCLKDQtclk-Q + tp,comb + tsetup = T边沿触发寄存器10DCLKQMMaster01CLKQSlaveQMQDCLK两个互补的锁存器串联就

10、会在边沿触发，也称作主从锁存器对。不支持的不支持的Verilog结构结构综合工具通常不支持下列综合工具通常不支持下列Verilog结构结构: initial循环循环： repeat forever while 非结构化的非结构化的for语句语句数据类型数据类型： event real time UDP forkjoin块块 wait操作符：操作符： = = = ! = =复位复位复位是可综合编码风格的重要环节。状态机中一般都有复位。复位是可综合编码风格的重要环节。状态机中一般都有复位。module sync( q, ck, r, d); input ck, d, rst; output q;

11、reg q; always ( negedge ck) if (r) q = 0; else q = d;endmodulemodule async( q, ck, r, d); input ck, d, r; output q; reg q; always ( negedge ck or posedge r) if (r) q = 0; else q 小问题 大模块小模块 Top-DownTop-Down 设计思想串行设计 串行设计是最常见的一种设计； 当一个功能模块对输入的处理是分步骤进行的，并且后一个步骤只依赖前一个步骤的结果时，功能模块的设计就需要采用串行设计的思想。 一般采用FIFO（First In First Out）进行缓冲处理并行设计 并行设计采用几个处理流程同时处理到达的负载，提高处理的效率，并行处理要求这些处理之间是独立的。并行处理模块入口并行处理流程1FIFO并行处理流程2并行处理流程n并行处理结果同步。流水线设计 流水线处理是高速设计中的一个常用设计手段。如果某个设计的处理流程分为若干步骤，而且整个数据处理是“单流向”的，即没有反馈或者