chap10_EDA设计优化1

1、 HDL综合工具根据程序设计风格来实现真实的逻辑电路。在进行程序设计时，需要注意的是：HDL是一种硬件描述语言，设计者必须在实际硬件性能和设计仿真速度上做合理的选择。10.1.1 提高硬件描述效率提高硬件描述效率 1. 综合和仿真分析综合和仿真分析 VHDL是一种硬件描述和仿真语言，它最初的制订目的并不是为了综合，因此，许多硬件描述的仿真结构在综合器中中不被支持。另外，不同的综合器支持不同的VHDL子集。VHDL定义的语义如果不含有仿真则是高效率的。综合工具只有支持这些语义，才能保证综合前后的仿真相同。 10.1 提高设计效率的综合应用提高设计效率的综合应用2.尽量不使用wait for xx

2、 ns语句 在VHDL程序代码中避免使用wait for xx ns语句，xx ns指明执行下个操作前需要等待的时间，这种语句不会被综合成一种元件。在包含这种语句的设计中，仿真产生的功能和综合之后产生的功能不完全相同。3.尽量不使用after xx ns语句 在VHDL程序代码中避免使用after xx ns语句，xx ns指明执行下个操作前需要等待的时间。在综合工具进行综合的时候，会忽略after语句。在这种情况下，仿真产生的功能和综合之后产生的功能不完全相同。4.使用case 语句和if else语句 设计者可以使用case 语句、if else语句或其他条件语句来设计状态机或者其他控制逻

3、辑。这些语句实现的功能各不相同，但是仿真的结果相一致。 if else语句描述的是带有优先级编码的逻辑，case语句描述一种对称平衡的行为。5.对算术功能进行排序和重组 对算术功能进行排序和重组可以改变设计性能。例如，下面的两个VHDL语言并不等价。 OUT=A+B+C+D； （1） OUTclock_in,clock_out);-不正确 c2:bufgs port map(i=clock_in,o=clock_out);-正确 8.编写可读性高的代码 为了提高代码的可读性。需要遵循下列规则：使用代码缩进；合理使用空行；合理使用空格；不要使用长表达式；增加注释。10.1.2 数据类型与端口定义

4、数据类型与端口定义 1.使用std_logic数据类型 推荐使用std_logic数据类型对硬件进行描述，其原因是： （1）它有9种不同的取值情况，可以表示数字电路的绝大部分不状态。 （2）它会自动初始化为一个不确定的数值。对VHDL设计来说，这一点非常重要。因为它将迫使设计者必须为设计初始化一个确定数值。不要轻视初始化变量和信号功能，若不这样做，结果可能导致门级电路的功能不正常。 （3）容易完成板级仿真。2.端口定义 建议使用std_logic程序包为整个端口进行定义。使用这个程序包使得综合之后的网表文件可以容易地返回到设计层次中，不需要为端口进行类型转换。3.尽量减少使用buffer进行端

5、口定义 当一个内部信号作为输出使用的时候，尽量不要使用buffer类型。下面的一段程序描述中，使用内部信号C作为输出端口。c:buffer std_logic_vector(3 downto 0);architecture be of alu isbeginprocess(clk) if(clkevent and clk=1) then c=a+b+c;end if; end process;end be; 因为信号c既作为内部信号又作为输出管脚，每一个和端口c相连的层次必须声明为buffer。综合是会产生问题。为了在层次设计中减少buffer的使用，设计者可以增加一个信号，将端口c 定义为输

6、出端口，例如，下面的程序描述采用上述方法。c:out std_logic_vector(3 downto 0);architecture be of alu issignal c1: std_logic_vector(3 downto 0);beginc=c1;process(clk) if(clkevent and clk=1) then c=a+b+c1;end if; end process;end be;10.2 面积优化面积优化10.2.1 资源共享资源共享FPGA/CPLD资源的优化具有实用意义：（1 1）通过优化，可以使用规模更小的可编程逻辑芯片，从而降低系统成本。）通过优化，可

7、以使用规模更小的可编程逻辑芯片，从而降低系统成本。（2 2）对于许多可编程逻辑器件（例如某些公司的）对于许多可编程逻辑器件（例如某些公司的CPLDCPLD器件），由于布线资器件），由于布线资源有限，耗用资源过多而严重影响电路性能。源有限，耗用资源过多而严重影响电路性能。（3 3）为以后的技术升级，留下更多的可编程资源，方便添加产品的功能。）为以后的技术升级，留下更多的可编程资源，方便添加产品的功能。（4 4）对于多数可编程逻辑器件，资源耗用太多会使器件功耗显著上升。）对于多数可编程逻辑器件，资源耗用太多会使器件功耗显著上升。10.2.1 资源共享资源共享【例【例10-1】LIBRARY iee

8、e;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;USE ieee.std_logic_arith.all;ENTITY multmux IS PORT (A0, A1，B : IN std_logic_vector(3 downto 0); sel : IN std_logic; Result : OUT std_logic_vector(7 downto 0);END multmux;ARCHITECTURE rtl OF multmux ISBEGIN process(A0,A1,B,sel) begin if(s

9、el = 0) then Result = A0 * B; else Result = A1 * B; end if; end process;END rtl;乘法乘法选01A0BA1BResultSel图图10-1 先乘后先乘后选择的设计方法选择的设计方法RTL结构结构选01乘A0SelA1ResultB图图10-2 先选择先选择后乘设计方法后乘设计方法RTL结构结构【例【例10-2】ARCHITECTURE rtl OF muxmult IS signal temp : std_logic_vector(3 downto 0);BEGIN process(A0,A1,B,sel) begi

10、n if(sel = 0) then temp = A0; else temp = A1; end if; result = temp * B; end process;END rtl;选01ABSR选01ABSR选01ABSR图图10-3 资源资源共享反例共享反例10.2.2 逻辑优化逻辑优化【例【例10-3】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY mult1 IS PORT(clk : in std_logic;

11、ma : In std_logic_vector(11 downto 0); mc : out std_logic_vector(23 downto 0);END mult1;ARCHITECTURE rtl OF mult1 IS signal ta，tb : std_logic_vector(11 downto 0);BEGINprocess(clk) begin if(clkevent and clk = 1) then ta = ma; tb = 100110111001; mc = ta * tb; end if;end process;END rtl;在此构建了一个两输入的乘法器：

12、mc = ta * tb;【例【例10-4】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY mult2 IS PORT(clk : in std_logic; ma : In std_logic_vector(11 downto 0); mc : out std_logic_vector(23 downto 0);END mult2;ARCHITECTURE rtl OF mult2 IS signal ta : std_lo

13、gic_vector(11 downto 0); constant tb : std_logic_vector(11 downto 0) := 100110111001;BEGINprocess(clk) begin if(clkevent and clk = 1) then ta=ma; mc=ta * tb; end if;end process;END rtl;10.2.3 串行化串行化【例【例10-5】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_a

14、rith.all;ENTITY pmultadd IS PORT(clk : in std_logic; a0,a1,a2,a3 : in std_logic_vector(7 downto 0); b0,b1,b2,b3 : in std_logic_vector(7 downto 0); yout : out std_logic_vector(15 downto 0);END pmultadd;ARCHITECTURE p_arch OF pmultadd ISBEGINprocess(clk) begin if(clkevent and clk = 1) then yout = (a0*

15、b0)+(a1*b1)+(a2*b2)+(a3*b3); end if;end process; END p_arch;对8个16位数据进行乘法和加法运算，即yout = a0 b0 + a1 b1 + a2 b2 + a3 b315:0Q15:01:16D15:0+15:015:01:1615:015:0*7:015:07:0*7:015:07:0*7:015:07:0*7:015:07:0yout15:015:0b37:07:0b27:07:0b17:07:0b07:07:0a37:07:0a27:07:0a17:07:0a07:07:0clk图图10-4 并行并行乘法并行并行乘法RTL结

16、构结构【例【例10-6】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY smultadd IS PORT(clk， start : in std_logic; a0,a1,a2,a3 : In std_logic_vector(7 downto 0); b0,b1,b2,b3 : In std_logic_vector(7 downto 0); yout : out std_logic_vector(15 downto 0);

17、END smultadd;ARCHITECTURE s_arch OF smultadd IS signal cnt : std_logic_vector(2 downto 0); signal tmpa，tmpb : std_logic_vector(7 downto 0); signal tmp， ytmp : std_logic_vector(15 downto 0); BEGINtmpa = a0 when cnt = 0 else a1 when cnt = 1 else a2 when cnt = 2 else a3 when cnt = 3 else a0;接下页接下页tmpb

18、= b0 when cnt = 0 else b1 when cnt = 1 else b2 when cnt = 2 else b3 when cnt = 3 else b0;tmp = tmpa * tmpb;process(clk) begin if(clkevent and clk = 1) then if(start = 1) then cnt = 000; ytmp 0); elsif (cnt 4) then cnt = cnt + 1; ytmp = ytmp + tmp; elsif (cnt = 4) then yout = ytmp; end if; end if;end

19、 process;END s_arch;15:0Q 15:01:16D 15:0RE+15:01:1615:0*7:015:07:02:0Q 2:02:0D 2:0edededed7:07:07:07:07:0edededed7:07:07:07:07:0010:22:000015:0Q 15:015:0D 15:0E+2:00:2201012100101yout15:015:0b37:07:0b27:07:0b17:07:0b07:07:0a37:07:0a27:07:0a17:07:0a07:07:0startclk图图10-5 串行化结构串行化结构10.3 速度优化速度优化10.3.1

20、流水线设计流水线设计显然该设计从输入到输出需经过的时间至少为显然该设计从输入到输出需经过的时间至少为TaTa，就是说，时钟信号，就是说，时钟信号clkclk周期周期不能小于不能小于TaTa。10.3.1 流水线设计流水线设计图图10-7使用流水线使用流水线其最高频率为：其最高频率为：图图10-8 流水线工作图示流水线工作图示【例【例10-7】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY adder4 IS PORT(clk

21、: in std_logic; a0,a1,a2,a3 : in std_logic_vector(7 downto 0); yout : out std_logic_vector(9 downto 0);END adder4; 接下页接下页ARCHITECTURE normal_arch OF adder4 IS signal t0,t1,t2,t3 : std_logic_vector(7 downto 0); signal addtmp0,addtmp1 : std_logic_vector(8 downto 0);BEGINprocess(clk) begin if(clkevent

22、and clk=1) then t0 = a0; t1 = a1; t2 = a2; t3 = a3; end if;end process;addtmp0 = 0&t0 + t1;addtmp1 = 0&t2 + t3;process(clk) begin if(clkevent and clk = 1) then yout = 0&addtmp0 + addtmp1; end if;end process; END normal_arch;接上页接上页【例【例10-8】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY pipeadd IS PORT(clk : in std_logic; a0,a1,a2,a3 : in std_logic_vector(7 downto 0); yout : out std_