数字时钟设计与制作

1、.数字时钟设计学院： 电气与电子工程学院 班级: 学号：数字时钟设计一、 设计目的数字电子技术的迅速发展，使各种类型集成电路在数字系统、控制系统、信号处理等方面得到了广泛的应用。为了适应现代电子技术的迅速发展需要，能够较好的面向数字化和专用集成电路的新时代，数字电路综合设计与制作数字钟，可以让我们了解数字时钟的原理。在实验原理的指导下，培养了分析和设计电路的能力。并且学会检查和排除故障，提高分析处理实验结果的能力。二、设计要求1、掌握各芯片的逻辑功能及使用方法2、数字时钟时的计时要求为24翻1，分和秒的计时要求为60进制3、准确计时，以数字形式显示时、分、秒的时钟4、写出设计、实验总结报告。三

2、、电路中主要元件及功能1、芯片74LS29074LS290的逻辑符号图如下：74LS290的主要功能如下：置“0”功能：当S9（1）.S9（2）=0，且R0（1）=R0（2）=1时，计时器置“0“，即Q3 Q2 Q1 Q0=0000置“9”功能：当S9（1）=S9（2）=1且R0（1）.R0（2）=0时，计时器置“9”，即Q3 Q2 Q1 Q0=1001计数功能：当S9（1）.S9（2）=0，且R0（1）.R0（2）=0时，输入计数脉冲CP，计数器开始计数。计数脉冲由CP0输入，从Q0输出时，则构成一位二进制计数器；计数脉冲由CP1输入， Q3Q2Q1输出时，则构成异步五进制计数器；若将Q0和

3、CP1相连，计数脉冲由CP0输入，输出为Q3Q2Q1Q0时，则构成8421BCD码异步十进制计数器；若将Q3和CP0相连，计数脉冲由CP1输入，从高位到低位输出为Q0Q1Q2Q3时，则构成5421BCD码异步十进制加法计数器。2、芯片CD4511CD4511的逻辑符号图如下：CD4511是一个用于驱动共阴极 LED（数码管）显示器的 BCD 码七段码译码器，特点是：具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电流，可直接驱动LED显示器。3、芯片CD4060CD4060逻辑符号图如下：CD4060由一振荡器和14级二进制串行计数器位组成，振荡器的结构可以是RC

4、或晶振电路，CR为高电平时，计数器清零且振荡器使用无效。所有的计数器位均为主从触发器。在CP1(和CP0)的下降沿计数器以二进制进行计数。在时钟脉冲线上使用斯密特触发器对时钟上升和下降时间无限制。4、LED-7LED-7的逻辑符号图如下：7段LED数码管是利用7个LED（发光二极管）外加一个小数点的LED组合而成的显示设备，可以显示0-9，10个数字和小数点。其半导体数码管有共阳极和共阴极两种类型。共阳极数码管的七个发光二极管的阳极接在一起，而七个阴极则是独立的 ，对低电平有效。共阴极数码管与共阳极数码管相反，七个发光二极管的阴极接在一起，而阳极是独立的，对高电平有效。所以共阳极数码管需要输出

5、低电平有效的译码器去驱动。共阴极数码管则需输出高电平有效的译码器去驱动。 5、芯片74LS7474LS74的逻辑符号图如下：74LS74内含两个独立的D上升沿d触发器，每个触发器有数据输入端（D）、置位输入（）复位输入（）、时钟输入（CP）和数据输出（Q、），低电平使输出预置或清除，而与其它输入端的电平无关。当、均无效（高电平）时，符合建立时间要求的D数据在CP上升沿作用下传送到输出端。四、数字时钟原理图五、设计思路1、数字时钟的构成数字时钟是由脉冲发生器、计数器、译码器显示驱动电路和校时电路组成。振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60

6、后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。计数器的输出分别经译码器送显示器显示。由于计时会出现误差时,则需加校时电路对时、分进行校准。其组成框图如下图：2、数字时钟的工作原理1）脉冲发生器电路采用了32768Hz的石英晶振经过CD4060十四级二分频后，在经过74LS74 一级二分频，共十五级分频产生1Hz的标准脉冲信号。其电路图如下：2）时间计数器计时器是一种计算输入脉冲的时序逻辑网络，被计数的输入信号就是时序网络的时钟脉冲，它不仅可以计数而且还可以用来完成其他的特定逻辑功能，如测量、定时控制、数字运算等。数字时钟的计数电路是用两个六十进制计数电

7、路和24翻1计数电路实现的。数字时钟的计数电路的设计可以用反馈归零法。当计数器正常计数时，反馈门不起作用，只有当进位脉冲到来时，反馈信号将计数电路清零，实现相应模的循环计数。秒计数器是由双四位同步十进制加法计数器组成的六十进制计数器，其功能表如下根据功能表，当1 脚cp脉冲为0，2脚EN下降时计数器做十进制加法计数，当个位计数到9，即1001时时钟清零，同时向引脚10即十位计数器的EN端送进一个下降脉冲， 使十位计数器进一，当秒计数到60时，向分计时器送出一个脉冲信号，同时向秒计时器送清零信号，使秒计数清零。分计时器的工作原理与秒计时器相同，其时钟脉冲来自于秒进位，其频率为1/60Hz。时计时

8、器的工作原理同秒计数器相似，但计时器单元应为24进制计数器，其时钟脉冲来自于分进位，其频率为1/3600Hz。电路图如下：3）译码显示驱动电路译码显示电路的功能是将时、分、秒计数器输出的4位代码翻译并显示相应的十进制数的状态，通常译码器和显示器是配套使用的。计数器实现了对时间的累计以8421BCD码形式输出，用CD4511电路将计数器的输出数码转换为LED-7数码管所需要的输出逻辑和一定的电流。其译码显示过程为：把计时器的输出数码接到驱动译码电路的U14、U13上，把秒计数器产生的60进位的二进制信号译成断代码，并驱动数码管DS6、DS5显示秒的十位与个位。、同理，U12、U11驱动数码管DS

9、4、DS3显示分的十位与个位，U10、U9驱动数码管DS2、DS1显示时的十位与个位。其电路图如下：4）、校时电路在刚接通电源或者时钟走时出现误差时，则需要进行时间的校准。调节开关S1,S2分别对时、分、秒单独计数，计数脉冲由单次脉冲或联系脉冲输入。校时电路由与非门和二个开关组成，实现时、分的校准。在校时时，分采用等待校时，当正常读分时，S1接VCC，分脉冲送至计数器，使计数器读分，校分时，S1接地，与非门被封，暂停读分，待标准时到立即将S1接VCC即可。时的校时和分的校时相同，当正常读时时，S2接VCC，时脉冲送至计数器，使计数器读时。校时时，S2接地，与非门被封，暂停读时，当标准时到立即将S2接VCC即可校准。其电路图如下：六、设计总结本次的数字时钟实验，让我对自己所学的知识得到了回顾。它也让我充分发挥了对所学知识的理解和设计的书面表达能力。这为今后自己进一步深化学习，积累了一定的宝贵经验。撰写报告的过程是对专业知识的学习过程，它使我运用已有的专业基础知识，对其进行设计，分析和解决一个理论问题或实际问题，把知识转化为能力的实际训练。本次的实验，让我发现理论必须用于实践，否则只是一张白纸。此外只有理论水平提高了，才能更好的运用于实践。另外，本次实验