计算机组成原理(4

1、第第章章 存存 储储 器器4.1 概述概述4.2 主存储器主存储器4.3 高速缓冲存储器高速缓冲存储器4.4 辅助存储器辅助存储器重点重点： 1、存储系统层次结构；、存储系统层次结构； 2、各类存储器的工作原理，以及各、各类存储器的工作原理，以及各类存储器在存储系统层次结构中的作用。类存储器在存储系统层次结构中的作用。难点难点： 1、存储器和、存储器和CPU的连接；的连接； 2、Cache-主存地址映象。主存地址映象。4.1 概概 述述一、存储器分类一、存储器分类1. 按按存储介质存储介质分类分类(1) 半导体存储器半导体存储器(2) 磁表面存储器磁表面存储器(3) 磁芯存储器磁芯存储器(4)

2、 光盘存储器光盘存储器易失易失TTL 、MOS磁头、载磁体磁头、载磁体硬磁材料、环状元件硬磁材料、环状元件激光、磁光材料激光、磁光材料非非易易失失 寄存寄存0、1代码的物质代码的物质 或元器件或元器件(1) 存取时间与物理地址无关（随机访问）存取时间与物理地址无关（随机访问） 顺序存取存储器顺序存取存储器 磁带磁带2. 按存取方式分类按存取方式分类(2) 存取时间与物理地址有关（串行访问）存取时间与物理地址有关（串行访问） 随机存储器随机存储器 只读存储器只读存储器 直接存取存储器直接存取存储器 磁盘磁盘可可 读读 可可 写写只只 读读磁盘、磁带、光盘磁盘、磁带、光盘 Flash Memory

3、存存储储器器主存储器主存储器辅助存储器辅助存储器MROMPROMEPROMEEPROM （BIOS）RAMROM静态静态 RAM （Cache）动态动态 RAM （内存条）（内存条）3. 按在计算机中的作用分类按在计算机中的作用分类(Flash Memory） 【 四、只读存储器（四、只读存储器（ROM） 1. 掩模掩模 ROM ( MROM ) 行列选择线交叉处有行列选择线交叉处有 MOS 管为管为“1”行列选择线交叉处无行列选择线交叉处无 MOS 管为管为“0” 2. PROM (一次性编程一次性编程) VCC行线行线列线列线熔丝熔丝熔丝断熔丝断为为 “0”为为 “1”熔丝未断熔丝未断 3

4、. EPROM (多次性编程多次性编程 ) (1) N型沟道浮动栅型沟道浮动栅 MOS 电路电路G 栅极栅极S 源源D 漏漏紫外线全部擦洗紫外线全部擦洗D 端加正电压端加正电压形成浮动栅形成浮动栅S 与与 D 不导通为不导通为 “0”D 端不加正电压端不加正电压不形成浮动栅不形成浮动栅S 与与 D 导通为导通为 “1”SGDN+N+P基片基片GDS浮动栅浮动栅SiO2+ + + + +_ _ _ 控制逻辑控制逻辑Y 译码译码X 译译码码数据缓冲区数据缓冲区Y 控制控制128 128存储矩阵存储矩阵PD/ProgrCSA10A7A6A0DO0DO7112A7A1A0VSSDO2DO0DO1271

5、62413VCCA8A9VPPCSA10PD/ProgrDO3DO7(2) 2716 EPROM 的逻辑图和引脚的逻辑图和引脚PD/ProgrPD/Progr功率下降功率下降 / 编程输入端编程输入端 读出时读出时 为为 低电平低电平 4. EEPROM (多次性编程多次性编程,28系列系列 ) 5. Flash Memory (闪速型存储器闪速型存储器) 以以 EEPROM为基础，利用隧道效应完为基础，利用隧道效应完成存储操作。每次擦除不是一个字节，而是成存储操作。每次擦除不是一个字节，而是每次擦除一个块或整个芯片，然后再进行重每次擦除一个块或整个芯片，然后再进行重写，因此比传统写，因此比传

6、统 EEPROM速度更快。速度更快。 】高高低低小小大大快快慢慢辅存辅存寄存器寄存器缓存缓存主存主存磁盘磁盘光盘光盘磁带磁带光盘光盘磁带磁带速度速度容量容量 价格价格 位位1. 存储器三个主要特性的关系存储器三个主要特性的关系 二、存储器的层次结构二、存储器的层次结构CPUCPU主机主机缓存缓存CPU主存主存辅存辅存2. 缓存缓存 主存层次和主存主存层次和主存 辅存层次辅存层次缓存缓存主存主存辅存辅存主存主存虚拟存储器虚拟存储器10 ns20 ns200 nsms虚地址虚地址逻辑地址逻辑地址实地址实地址物理地址物理地址主存储器主存储器（速度）（速度）（容量）（容量）（1）层次结构核心关系）层次

7、结构核心关系CPU与主存关系与主存关系（2）层次结构形成的可能性）层次结构形成的可能性（3）层次结构的组织原则）层次结构的组织原则程序运行局部性原理程序运行局部性原理一致性原则一致性原则时间的局部性时间的局部性空间的局部性空间的局部性包含性原则包含性原则同一信息同时存放在几同一信息同时存放在几个层次且保持一致个层次且保持一致内层存储介质中的信息被内层存储介质中的信息被包含在外层存储介质中包含在外层存储介质中（4）虚拟存储系统）虚拟存储系统l 依据程序运行局部性原理依据程序运行局部性原理 逻辑上对内存容量扩充逻辑上对内存容量扩充 具有请求调入、置换功能具有请求调入、置换功能l 逻辑容量确定于内存

8、和辅存容量之和逻辑容量确定于内存和辅存容量之和 运行速度接近于内存运行速度接近于内存 每位成本接近于辅存每位成本接近于辅存l 虚地址虚地址 实地址实地址由硬件和操作系统完成由硬件和操作系统完成对程序员透明对程序员透明4.2 主存储器主存储器一、概述一、概述1. 主存的基本组成主存的基本组成存储体存储体驱动器驱动器译码器译码器MAR控制电路控制电路读读写写电电路路MDR地址总线地址总线数据总线数据总线读读写写CPUCPU可直接访问可直接访问的存储空间的存储空间2. 主存和主存和 CPU 的联系的联系MDRMARCPU主主 存存读读数据总线数据总线地址总线地址总线写写设地址线设地址线 24 根根按

9、按 字节字节 寻址寻址按按 字字 寻址寻址若字长为若字长为 16 位位按按 字字 寻址寻址若字长为若字长为 32 位位3. 主存中存储单元地址分配主存中存储单元地址分配 （存储器基本管理（存储器基本管理-字节管理）字节管理）224 = 16 M8 M4 Ma. 寻址范围：寻址范围：若字长为若字长为 16 位位: WHWL(存储器基本管理存储器基本管理-字节管理字节管理) 高位字节高位字节 地址为字地址：地址为字地址：0字节地址字节地址452314字地址字地址20WHWL字节地址字节地址字地址字地址543210420b. 字节地址与字地址：字节地址与字地址：若字长为若字长为 16 位位: WHW

10、L(存储器基本管理存储器基本管理-字节管理字节管理)低位字节低位字节 地址为字地址：地址为字地址：0字节地址字节地址452314字地址字地址20WL WH字节地址字节地址字地址字地址452301420(2) 存储速度存储速度4. 主存的技术指标主存的技术指标(1) 存储容量存储容量(3) 存储器的带宽存储器的带宽主存主存 存放二进制代码的总位数存放二进制代码的总位数 读出时间读出时间 写入时间写入时间 存储器的存储器的 访问时间访问时间 存取时间存取时间 存取周期存取周期 读周期读周期 写周期写周期 连续两次独立的存储器操作连续两次独立的存储器操作（读或写）所需的（读或写）所需的 最小间隔时间

11、最小间隔时间 位位/秒秒二、半导体存储芯片简介二、半导体存储芯片简介1. 半导体存储芯片的基本结构半导体存储芯片的基本结构译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路片选线片选线读读/写控制线写控制线地地址址线线数数据据线线片选线片选线读读/写控制线写控制线（低电平写（低电平写 高电平读）高电平读）（允许读）（允许读）CSCEWE（允许写）（允许写）WEOE？0,015,015,70,7 读读/写控制电路写控制电路 地地址址译译码码器器 字线字线015168矩阵矩阵07D07D 位线位线 读读 / 写选通写选通A3A2A1A02. 半导体存储芯片的译码驱动方式半导体存储芯片的译码驱动方式(

12、1) 线选法（单译码）线选法（单译码）00000,00,7007D07D 读读 / 写写选通选通 读读/写控制电路写控制电路 A3A2A1A0A40,310,031,031,31 Y 地址译码器地址译码器 X地地址址译译码码器器 3232 矩阵矩阵A9I/OA8A7A56AY0Y31X0X31D读读/写写(2) 重合法（双译码）重合法（双译码）00000000000,031,00,31I/OD0,0读读？ 三、随机存取存储器三、随机存取存储器 ( RAM ) 1. 静态静态 RAM (SRAM) (1) 静态静态 RAM 基本电路基本电路A 触发器非端触发器非端1T4T触发器触发器5TT6、行

13、开关行开关7TT8、列开关列开关7TT8、一列共用一列共用A 触发器原端触发器原端T1 T4T5T6T7T8A A写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择DOUT读放读放位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择T1 T4 (2) 静态静态 RAM 芯片举例芯片举例 Intel 2114 外特性外特性 存储容量存储容量 1K4 位位（64164 位）位）I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel 2114 Intel 2114 RAM 矩阵矩阵 (64 164 ) A3A4A5A6A7A8A0A1A2A915031164

14、7326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 读读1

15、50311647326348150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读1503116473263480163248读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0164832I/O1I/O2I/O3I/O4ACSDOUT地址有效地址有效地址失效地址失效数据有效数据有效数据稳定

16、数据稳定 (3) 静态静态 RAM 读读 时序时序 tAtCOtOHAtRC片选有效片选有效读周期读周期 t tRCRC 地址有效地址有效 下一次地址有效下一次地址有效读时间读时间 t tA A 地址有效地址有效数据稳定数据稳定 t tCOCO 片选有效片选有效数据稳定数据稳定t tOHAOHA 地址失效后的地址失效后的数据维持时间数据维持时间DD预充电信号预充电信号读选择线读选择线写数据线写数据线写选择线写选择线读数据线读数据线VCgT4T3T2T1 (1) 动态动态 RAM 基本单元电路基本单元电路 2. 动态动态 RAM ( DRAM )数据线数据线CsT字线字线三管三管 MOS DRA

17、M单管单管 MOS DRAM (3) 动态动态 RAM 的刷新的刷新 电容电荷维持时间电容电荷维持时间12ms （4ms、8ms） 每每2ms存储单元状态恢复（再生）存储单元状态恢复（再生） (4) 动态动态 RAM 的特点的特点 集成度高集成度高 功耗低功耗低 (2) 动态动态 RAM 工作逻辑工作逻辑 写写 读读+再生再生 刷新（再生）刷新（再生）时序与控制时序与控制 行时钟行时钟列时钟列时钟写时钟写时钟 WERASCAS A6A0存储单元阵列存储单元阵列基准单元基准单元行行译译码码列译码器列译码器再生放大器再生放大器列译码器列译码器读读出出放放大大基准单元基准单元存储单元阵列存储单元阵列

18、行行译译码码 I/O缓存器缓存器数据输出数据输出驱动驱动数据输入数据输入寄存器寄存器 DINDOUT行地址行地址缓存器缓存器列地址列地址缓存器缓存器 单管动态单管动态 RAM 4116 (16K 1位位) 外特性外特性DINDOUTA6A0 动态动态 RAM 4116读时序：读时序：刷新周期刷新周期： 从上一次对整个存储器刷新结束到本次对从上一次对整个存储器刷新结束到本次对整个存储器全部刷新一遍为止的时间间隔。整个存储器全部刷新一遍为止的时间间隔。 (5) 动态动态 RAM 刷新刷新刷新控制刷新控制： 逐行（或逐列）逐行（或逐列） 硬件实现硬件实现 “透明透明”刷新方式刷新方式： 逐行逐行：

19、刷新与行地址有关刷新与行地址有关 “死时间死时间”：由于刷新不能进行正常读、：由于刷新不能进行正常读、写操作时间。写操作时间。 集中刷新集中刷新 （设：设：存取周期为存取周期为0.5 s s ）“死时间率死时间率” 为为 ： 128/4 000 100% = 3.2%“死区死区” 为为 ： 0.5 s s 128 = 64 s s 周期序号周期序号地址序号地址序号tc0123871 387201tctctctc3999V W01127读读/写或维持写或维持刷新刷新读读/写或维持写或维持3872 个周期个周期 （1936 s s） 128个周期个周期 （64 s s） 刷新时间间隔刷新时间间隔

20、（2 ms）刷新序号刷新序号tcXtcY 以以128 128 矩阵为例矩阵为例2ms /0.5 s s=4000tC = = tM + + tR读写读写 刷新刷新无无 “死区死区” 分散刷新分散刷新（设：设：存取周期为存取周期为1 s ）(存取周期为存取周期为 0.5 s + 0.5 s )以以 128 128 矩阵为例矩阵为例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔刷新间隔 128 个存取周期个存取周期 分散刷新与集中刷新相结合（异步刷新）分散刷新与集中刷新相结合（异步刷新）对于对于 128 128 的存储芯片的存储芯片（存取周期为存取周

21、期为 0.5 s s ）将刷新安排在指令译码阶段，不会出现将刷新安排在指令译码阶段，不会出现 “死死区区”。取每隔取每隔 15.6 s s 刷新一行刷新一行每行每隔每行每隔 2 ms 刷新一次刷新一次2ms /128=15.625 s s“死时间率死时间率” ： 15.6 s s /0.5 s s 100% = 3.2%基本刷新周期：基本刷新周期： 器件本身刷新逻辑所需刷新周期。器件本身刷新逻辑所需刷新周期。实际刷新周期：实际刷新周期： 采用某种刷新方式后，实际存在的刷新周期。采用某种刷新方式后，实际存在的刷新周期。 3. 动态动态 RAM 和静态和静态 RAM 的比较的比较DRAMSRAM存

22、储原理存储原理集成度集成度芯片引脚芯片引脚功耗功耗价格价格速度速度刷新刷新电容电容触发器触发器高高低低少少多多小小大大低低高高慢慢快快有有无无主存主存缓存缓存主存和主存和 CPU 的联系：的联系：MDRMARCPU主主 存存读读数据总线数据总线地址总线地址总线写写 五、存储器与五、存储器与 CPU 的连接的连接 用用 1K 4位位 存储芯片组成存储芯片组成 1K 8位位 的存储器的存储器？片？片 1. 存储器容量的扩展存储器容量的扩展 (1) 位扩展位扩展（增加存储字长）（增加存储字长）10根地址线根地址线8根数据线根数据线DDD0479AA021142114CSWE2片片 (2) 字扩展（增

23、加存储字的数量）字扩展（增加存储字的数量） 用用 1K 8位位 存储芯片组成存储芯片组成 2K 8位位 的存储器的存储器11根地址线根地址线8根数据线根数据线？片？片2片片1K 8 8位位1K 8 8位位D7D0WEA1A0A9CS0A10 1CS1 A10：线译码产生片选信号：线译码产生片选信号 (3) 字、位扩展字、位扩展用用 1K 4位位 存储芯片组成存储芯片组成 4K 8位位 的存储器的存储器8根数据线根数据线12根地址线根地址线WEA8A9A0.D7D0A11A10CS0CS1CS2CS3片选片选译码译码1K41K41K41K41K41K41K41K4？片？片8片片 A11 A10

24、：部分译码产生片选信号：部分译码产生片选信号 2. 存储器与存储器与 CPU 的连接的连接 (1) 地址线的连接地址线的连接(2) 数据线的连接数据线的连接(3) 读读/写命令线的连接写命令线的连接(4) 片选线的连接片选线的连接(5) 合理选择存储芯片合理选择存储芯片(6) 其他其他 时序、负载时序、负载片选信号的产生：片选信号的产生： 常利用译码器产生常利用译码器产生线选法（线译码）线选法（线译码）部分译码法部分译码法全译码法全译码法-地址唯一、线路复杂地址唯一、线路复杂例例4.1 解解: : (1) 写出对应的二进制地址码写出对应的二进制地址码(2) 确定芯片的数量及类型确定芯片的数量及

25、类型0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15A14A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K8位位1K8位位RAM2片片1K4位位ROM1片片 2K8位位例例4.1（P94） (3) 分配地址线分配地址线A10 A0 接接 2K 8位位 ROM 的地址线的地址线A9 A0 接接 1K 4位位 RAM 的地址线的地址线(4) 确定片选信号确定片选信号C B A0 1 1 0 0

26、 0 0 0 0 0 0 0 0 0 0 0A15 A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K 8位位1片片 ROM1K 4位位2片片RAM 2K 8位位 ROM 1K 4位位 RAM1K 4位位 RAM&PD/ProgrY5Y4G1CBAG2BG2AMREQA14A15A13A12A11A10A9A0D7D4D3D0WR(5) CPU 与存储器的连接图与存储器的连接图(1)“奇偶体奇偶体”存储器存储器

27、例例4.3 解解: : A19A1D15D0A0BHED15D8D7D0奇奇 M偶偶 M字节寻址：字节寻址：1M 字寻址：字寻址：512K例例4.3（P97） 字节地址字节地址字地址字地址452301420BHE A0字地址字地址FFFFEHFFFFFHFFFFEHFFFFCHFFFFDHE0000HEFFFEHF0000HF0000HF0001HEFFFEHEFFFEHE0001EHE0000HFFFFCH(2) 地址线分析及确定芯片的数量及类型地址线分析及确定芯片的数量及类型(3) 确定片选信号确定片选信号CBA1 1 1 1 1 1 1 1 1 1 1 0A19 A17 A16 A15

28、A7 A4 A1 A0 BHE1 1 1 1 1 1 1 1 1 1 0 11 1 1 1 0 0 0 0 0 0 1 01 1 1 1 0 0 0 0 0 0 0 1偶偶奇奇偶偶奇奇1 1 1 0 1 1 1 1 1 1 1 01 1 1 0 0 0 0 0 0 0 0 1 0 0奇奇偶偶字字ROMRAM32KB32KB32KB32KB32KB32KB32KB32KB(3) 确定片选信号确定片选信号CSROM奇奇=Y5+Y4CSROM偶偶=Y6+Y4CSRAM奇奇=Y1+Y0CSRAM偶偶=Y2+Y0(4) CPU 与存储器的连接图与存储器的连接图A16 BHE A0 1 0 1 1 1 0

29、 1 0 0 0 0 1 0 1 0 0 0 0片选信号的产生：片选信号的产生： 常利用译码器产生常利用译码器产生线选法（线译码）线选法（线译码）部分译码法部分译码法全译码法全译码法-地址唯一、线路复杂地址唯一、线路复杂?六、存储器的校验六、存储器的校验 检错纠错技术、对用户透明检错纠错技术、对用户透明 提高数据可靠性措施：提高数据可靠性措施： 提高硬件可靠性提高硬件可靠性 利用某种利用某种编码编码方法，借助少量硬件，检错纠错。方法，借助少量硬件，检错纠错。 -数据校验码数据校验码 （利用冗余码，具有发现错误或自动纠正错误能（利用冗余码，具有发现错误或自动纠正错误能力的数据编码方法（技术）。）

30、力的数据编码方法（技术）。） （常用数据校验码：奇偶校验码、汉明校验码、（常用数据校验码：奇偶校验码、汉明校验码、循环冗余码循环冗余码）编码的纠错编码的纠错 、检错能力与编码的最小距离有关检错能力与编码的最小距离有关L 编码的最小距离编码的最小距离D 检测错误的位数检测错误的位数C 纠正错误的位数纠正错误的位数L 1 = D + C ( DC )1 . 编码的最小距离编码的最小距离任意两组合法代码之间任意两组合法代码之间 二进制位数二进制位数 的的 最少差异最少差异L = 3 具有具有 一位一位 纠错能力纠错能力 用于数据传送 以一位纠错能力为例讨论 利用了奇偶校验的概念，通过在数据位中增加一

31、些检测位，可以验证数据的有效性，在数据出错的情况下指明错误位置或纠正错误位。 2 . 关于汉明码关于汉明码汉明码的组成需增添汉明码的组成需增添 ？位检测位位检测位检测位的位置检测位的位置 ？检测位的取值检测位的取值 ？2k n + k + 1检测位的取值与该位所在的检测检测位的取值与该位所在的检测“小组小组” 中中承担的奇偶校验任务有关承担的奇偶校验任务有关组成汉明码的三要素组成汉明码的三要素:2 . 汉明码的组成汉明码的组成2i ( i = 0，1，2 ，3 ， )各检测位各检测位 Ci 所承担的检测小组为所承担的检测小组为gi 小组独占第小组独占第 2i1 位位gi 和和 gj 小组共同占

32、第小组共同占第 2i1 + 2j1 位位gi、gj 和和 gl 小组共同占第小组共同占第 2i1 + 2j1 + 2l1 位位 C1 检测的检测的 g1 小组包含第小组包含第 1，3，5，7，9，11，C2 检测的检测的 g2 小组包含第小组包含第 2，3，6，7，10，11，C4 检测的检测的 g3 小组包含第小组包含第 4，5，6，7，12，13，C8 检测的检测的 g4 小组包含第小组包含第 8，9，10，11，12，13，14，15，24，例例4.4 求求 0101 按按 “偶校验偶校验” 配置的汉明码配置的汉明码解：解： n = 4根据根据 2k n + k + 1得得 k = 3汉

33、明码排序如下汉明码排序如下:二进制序号二进制序号名称名称1 2 3 4 5 6 7C1 C2 C40 0101 的汉明码为的汉明码为 010010101 0 110A B CF 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 0 1 0 0 1)BCCB(A)CBCB(AF)CB(A)CB(ACBA按配按配”偶偶”原则配置原则配置 0011 的汉明码的汉明码 二进制序号二进制序号 名称名称1 2 3 4 5 6 7C1 C2 C41 0 000 1 1解：解： n = 4 根据根据 2k n + k + 1取取 k = 3C1= 3

34、5 7 = 1C2= 3 6 7 = 0C4= 5 6 7 = 0 0011 的汉明码为的汉明码为 1000011练习练习13. 汉明码的纠错过程汉明码的纠错过程 形成新的检测位形成新的检测位 Pi ，如增添如增添 3 位位 （k = 3）， 新的检测位为新的检测位为 P4 P2 P1 。以以 k = 3 为例，为例，Pi 的取值（的取值（“偶校验偶校验”时）为：时）为：P1 = 1 3 5 7P2 = 2 3 6 7P4 = 4 5 6 7出错时，出错位为：出错时，出错位为： P4P2P1 不出错时不出错时 P1= 0，P2 = 0，P4 = 0C1C2C4其位数与增添的检测位有关，其位数与

35、增添的检测位有关，P1= 1 3 5 7 = 0P2= 2 3 6 7 = 1有错有错P4= 4 5 6 7 = 1P4P2P1 = 110第第 6 位出错，可纠正为位出错，可纠正为 0100101，故要求传送的信息为故要求传送的信息为 0101。纠错过程如下纠错过程如下例例4.5解：解： 已知接收到的汉明码为已知接收到的汉明码为 0100111（按配偶原则配置）试问要求传送的信息是什么（按配偶原则配置）试问要求传送的信息是什么? 练习练习2P4 = 4 5 6 7 = 1P2 = 2 3 6 7 = 0P1 = 1 3 5 7 = 0 P4 P2 P1 = 100第第 4 位错，可不纠位错，

36、可不纠写出按偶校验配置的汉明码写出按偶校验配置的汉明码0101101 的纠错过程的纠错过程传送的信息为传送的信息为 ？思考：思考：按配按配”奇奇”原则配置原则配置 0011 的汉明码的汉明码配奇的汉明码为配奇的汉明码为 0101011 二进制序号二进制序号 名称名称1 2 3 4 5 6 7C1 C2 C400 1 10 1 17531C7632C7654C写出按奇校验配置的汉明码写出按奇校验配置的汉明码0101101 的纠错过程的纠错过程思考：思考：76322P76544P75311P P4 P2 P1 = 011= 1= 1= 0第第 3 位出错，可纠正为位出错，可纠正为 0111101，

37、故要求传送的信息为故要求传送的信息为 1101。七、提高访存速度的措施七、提高访存速度的措施 采用高速器件采用高速器件 调整主存结构调整主存结构 采用层次结构：例如采用层次结构：例如 Cache 主存层次主存层次 多端口：一个存储体，多套读写电路。多端口：一个存储体，多套读写电路。 时间并行时间并行多模块：一个存储体，划分为多个可分别读写多模块：一个存储体，划分为多个可分别读写的模块。的模块。 空间并行空间并行 存储器控制器合理安排存储器控制器合理安排W位位W位位W位位W位位W位位 地址寄存器地址寄存器 主存控制器主存控制器. . . . . . 单字长寄存器单字长寄存器 数据寄存器数据寄存器 存储体存储体 增加存储器的带宽增加存储器的带宽 1. 单体多字系统单体多字系统 电路结构的调整电路结构的调整2. 多体并行系统多体并行系统(1) 高位交叉高位交叉 M0M1M2M3体内地址体内地址体号体号体号体号地址地址00 000000 000100 111101 000001 000101 111110 000010 000110 111111 000011 000111 1111顺序编址顺序编址 M0地址地址01n1M1nn+12n1M22n2n+13n1M33n3n+14n1地址译码地址译码体内地址体内地址体号体号体号体号(1) 高位交叉高位交叉