合肥学院数字逻辑第六章

1、异步时序逻辑电路异步时序逻辑电路没有统一的时钟脉冲信号，电路状态的改变没有统一的时钟脉冲信号，电路状态的改变是外部输入信号变化直接作用的结果。是外部输入信号变化直接作用的结果。 异步时序逻辑电路异步时序逻辑电路 脉冲异步时序逻辑电路脉冲异步时序逻辑电路电平异步时序逻辑电路电平异步时序逻辑电路两类电路均有两类电路均有Mealy型型和和Moore型型两种结构模型。两种结构模型。 同步时序电路中同步时序电路中: 时钟脉冲对电路的控制作用，不论输入信时钟脉冲对电路的控制作用，不论输入信号是号是电平信号电平信号还是还是脉冲信号，脉冲信号，对电路引起对电路引起的状态响应都是的状态响应都是相同的。相同的。异

2、步时序逻辑电路异步时序逻辑电路1、脉冲信号是电平信号的一种特殊形式。、脉冲信号是电平信号的一种特殊形式。2、电平信号是指信号的、电平信号是指信号的“0”值和值和“1”值的持续时间是值的持续时间是随随 意的，它以电位的变化作为信号的变化。意的，它以电位的变化作为信号的变化。3、脉冲信号的、脉冲信号的“1”值仅仅维持一个固定的短暂时刻，值仅仅维持一个固定的短暂时刻，它以脉冲信号的有、无标志信号的变化。它以脉冲信号的有、无标志信号的变化。 一、结构一、结构脉冲异步时序电路的一般结构如图6.1所示。 图中,存储电路可由时钟控制触发器或非时钟控制触发器组成存储电路可由时钟控制触发器或非时钟控制触发器组成

3、.脉冲异步时序逻辑电路脉冲异步时序逻辑电路 二、输入信号的形式与约束二、输入信号的形式与约束形式形式: 输入信号为脉冲信号输入信号为脉冲信号约束约束:1 输入脉冲的宽度必须保证触发器可靠翻转；输入脉冲的宽度必须保证触发器可靠翻转；2 输入脉冲的间隔必须保证前一个脉冲引起的电路响应输入脉冲的间隔必须保证前一个脉冲引起的电路响应 完全结束后完全结束后,后一个脉冲才能到来；后一个脉冲才能到来；3 不允许两个或两个以上输入端同时出现脉冲。不允许两个或两个以上输入端同时出现脉冲。(why?)脉冲异步时序逻辑电路脉冲异步时序逻辑电路 注意！注意！由于不允许两个或两个以上输入端同时出现脉冲，加之输入端无脉冲

4、出现时，电路状态不会发生变化。因此，对对n个输入端的电路，其一位输入只允许出现个输入端的电路，其一位输入只允许出现n+1种取值种取值组合，其中有效输入种取值组合为组合，其中有效输入种取值组合为n种。种。即只需考虑各自单独出现脉冲的n种情况，而不像同步时序逻辑电路中那样需要考虑2n种情况。例如，假定电路有x1、x2和x3共3个输入，并用取值1表示有脉冲出现，则一位输入允许的输入取值组合只有000、001、010、100共4种，其中有效输入取值组合只有后有效输入取值组合只有后3种种情况情况。脉冲异步时序逻辑电路脉冲异步时序逻辑电路 三、输出信号的形式三、输出信号的形式脉冲异步时序逻辑电路的输出信号

5、可以是脉冲信号也可以是电平信号.若电路结构为若电路结构为Mealy型，则输出为脉冲信号型，则输出为脉冲信号（why？）？）若电路结构为若电路结构为Moore型，则输出是电平信号型，则输出是电平信号（why？）？）脉冲异步时序逻辑电路脉冲异步时序逻辑电路 一、分析方法与步骤一、分析方法与步骤1分析方法分析方法脉冲异步时序逻辑电路的分析方法与同步时序逻辑电路大致相同。同样采用状态表、状态图、时间图等作为工具。但要注意两点注意两点脉冲异步时序逻辑电路的分析脉冲异步时序逻辑电路的分析 注意两点：注意两点：（1）当存储元件采用时钟控制触发器时，对触发器的）当存储元件采用时钟控制触发器时，对触发器的时钟控

6、制端应作为激励函数处理。时钟控制端应作为激励函数处理。分析时应特别注意触发器时钟端何时有脉冲作用，仅当时钟端有脉冲作用时，才根据触发器的输入确定状态转移方向，否则，触发器状态不变。（2）由于不允许两个或两个以上输入端同时出现脉冲，）由于不允许两个或两个以上输入端同时出现脉冲，加之输入端无脉冲出现时，电路状态不会发生变化。加之输入端无脉冲出现时，电路状态不会发生变化。因此，分析时可以排除这些情况，从而使分析过程和使用的图、表得以简化。脉冲异步时序逻辑电路的分析脉冲异步时序逻辑电路的分析 2分析步骤分析步骤(1)写出电路的输出函数和激励函数表达式；写出电路的输出函数和激励函数表达式； (2)列出电

7、路次态真值表或次态方程组；列出电路次态真值表或次态方程组； (3)作出状态表和状态图；作出状态表和状态图； (4)用文字描述电路的逻辑功能（必要时画出时用文字描述电路的逻辑功能（必要时画出时间图）。间图）。脉冲异步时序逻辑电路的分析脉冲异步时序逻辑电路的分析 二、分析举例二、分析举例 例例1 分析图分析图6.2所示脉冲异步时序逻辑电路，指出该电路所示脉冲异步时序逻辑电路，指出该电路功能。功能。脉冲异步时序逻辑电路的分析脉冲异步时序逻辑电路的分析（2） 列出电路次态真值表列出电路次态真值表根据激励函数表达式和根据激励函数表达式和JK触发其功能表可列出该电路的次态真值触发其功能表可列出该电路的次态

8、真值表如表表如表6.1所示。所示。脉冲异步时序逻辑电路的分析脉冲异步时序逻辑电路的分析 （3）作出状态表和状态图）作出状态表和状态图根据表6.1所示次态真值表和输出函数表达式，可作出该电路的状态表如表6.2所示，状态图如图6.3所示。脉冲异步时序逻辑电路的分析脉冲异步时序逻辑电路的分析 （4）画出时间图并说明电路逻辑功能）画出时间图并说明电路逻辑功能为了进一步描述该电路在输入脉冲作用下的状态和输出变化过程，可根据状态表或状态图分析出该电路的时间图如图6.4所示x由状态图和时间图可知，该电路是一个模模4加加1计数器计数器，当收到第四个输入脉冲时，电路产生一个进位输出脉冲。当收到第四个输入脉冲时，

9、电路产生一个进位输出脉冲。 例例2 分析图分析图6.5所示脉冲异步时序逻辑电路。所示脉冲异步时序逻辑电路。脉冲异步时序逻辑电路的分析脉冲异步时序逻辑电路的分析 (2)列出电路次态真值表列出电路次态真值表脉冲异步时序逻辑电路的分析脉冲异步时序逻辑电路的分析 (3)作出状态表和状态图作出状态表和状态图根据表6.3和电路输出函数表达式，可作出该电路的状态表如表6.4所示，状态图如图6.6所示。脉冲异步时序逻辑电路的分析脉冲异步时序逻辑电路的分析 (4)画出时间图并说明电路功能画出时间图并说明电路功能假定输入端假定输入端x1、x2、x3出现脉冲的顺序依次为出现脉冲的顺序依次为x1 - x2 - x1

10、- x3 - x1 - x2 - x3 - x1 - x3 - x2，可作出时间图图，可作出时间图图6.7所示。所示。脉冲异步时序逻辑电路的分析脉冲异步时序逻辑电路的分析该电路是一个该电路是一个“x1x2x3”序列检测器。序列检测器。 一、方法与步骤一、方法与步骤 1方法方法 与同步时序逻辑电路设计大至相同。 主要应注意两个问题主要应注意两个问题脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计 主要应注意两个问题主要应注意两个问题：（1）由于不允许两个或两个以上输入端同时为）由于不允许两个或两个以上输入端同时为1(用用1表示表示有脉冲出现有脉冲出现)，设计时可以作如下处理：，设计时可以作如

11、下处理： 当有多个输入信号时，只需考虑多个输入信号中仅一当有多个输入信号时，只需考虑多个输入信号中仅一个为个为1的情况的情况使问题的描述得以简化。使问题的描述得以简化。 在确定激励函数和输出函数时，可将两个或两个以上在确定激励函数和输出函数时，可将两个或两个以上输入同时为输入同时为1的情况作为无关条件处理的情况作为无关条件处理有利于函数的简有利于函数的简化。化。脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计 主要应注意两个问题主要应注意两个问题：（2）当采用带时钟控制端的触发器时，触发器的）当采用带时钟控制端的触发器时，触发器的时钟端应作为激励函数处理。时钟端应作为激励函数处理。 设计时

12、通过触发器的时钟端和输入端综合处理，设计时通过触发器的时钟端和输入端综合处理，可使函数进一步简化。可使函数进一步简化。 脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计例如，当要使D触发器维持0不变时，可令CP为d，D为0；也可令CP为0，D为d。显然，这将使激这将使激励函数的确定变得励函数的确定变得更加灵活，究竟选更加灵活，究竟选择哪种处理方法，择哪种处理方法，应看怎样更有利于应看怎样更有利于电路简化。电路简化。一般选一般选CP为为0，输入任意，输入任意，因为这样显得更清因为这样显得更清晰。晰。 脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计 2步骤步骤设计过程与同步时序电路相同，

13、具体如下：脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计 二、举例二、举例例例1用用T触发器作为存储元件，设计一个异步触发器作为存储元件，设计一个异步模模8加加1计数器，该电路对输入端计数器，该电路对输入端x出现的脉冲进行出现的脉冲进行计数，当收到第八个脉冲时，输出端计数，当收到第八个脉冲时，输出端Z产生一个进产生一个进位输出位输出脉冲脉冲。解解 由题意可知，该电路模型为该电路模型为Mealy型型。由于该电路的状态数目和状态转换关系均非常清楚，故可直接作出二进制状态图和状态表。脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计Why? （1）作出状态图和状态表）作出状态图和状态表设电路

14、初始状态为设电路初始状态为“000”，状态变量用，状态变量用y2、y1、y0表示表示，根据题意可作出二进制状态图如图6.8所示，二进制状态表如表6.9所示。脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计y2 y1 y0 （2） 确定激励函数和输出函数确定激励函数和输出函数假定状态不变时，令相应触发器的时钟端为假定状态不变时，令相应触发器的时钟端为0，输入端，输入端T任意；而状态需要改变时，令相应触发器的时钟端为任意；而状态需要改变时，令相应触发器的时钟端为1(有脉冲出现有脉冲出现)，T端为端为1。脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计 根据表根据表6.10，并考虑到，并考虑

15、到x为为0(无脉冲输入无脉冲输入)时，电路状态不时，电路状态不变，可令各触发器时钟端为变，可令各触发器时钟端为0，输入端，输入端T随意。从而得到简随意。从而得到简化后的激励函数和输出函数表达式如下：化后的激励函数和输出函数表达式如下： C2 = xy1y0 ； T2 = 1 C1 = xy0 ； T1 = 1 C0 = x ； T0 = 1 Z = xy2y1y0脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计 （3） 画出逻辑电路图画出逻辑电路图根据激励函数和输出函数表达式，可画出实现给定要求的逻辑电路图如图6.9所示。 脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计 例例2用用D

16、触发器作为存储元件，设计一个触发器作为存储元件，设计一个“x1x2x2”序列检测器。该电路有两个输入序列检测器。该电路有两个输入x1和和x2，一个输出，一个输出Z。仅。仅当当x1输入一个脉冲后，输入一个脉冲后，x2连续输入两个脉冲时，输出端连续输入两个脉冲时，输出端Z由由0变为变为1，该，该1信号一直维持到输入端信号一直维持到输入端x1或或x2再出现脉冲再出现脉冲时才由时才由1变为变为0。其输入、输出时间图如图。其输入、输出时间图如图6.10所示。所示。脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计Why?(1)作出原始状态图和原始状态表作出原始状态图和原始状态表设初始状态为设初始状态为

17、A，并假定用，并假定用x1表示表示x1端有脉冲输入，端有脉冲输入，x2表示表示x2端有脉冲输入。端有脉冲输入。根据题意可作出原始状态图如图6.11所示，原始状态表如表6.11所示。脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计(2)状态化简状态化简用隐含表法检查表6.11所示状态表，可知该状态表中的状态均不等效，即已为最简状态表。亦可用观察法亦可用观察法，具体如下：AB AC AD BC CD脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计 (3)状态编码状态编码由于最简状态表中有4个状态，故需用两位二进制代码表示。设状态变量用y2、y1表示，根据相邻编码法的原则，可采用表6.12所

18、示编码方案。并由表6.11、表6.12得到二进制状态表如表6.13所示脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计 (4)确定输出函数和激励函数确定输出函数和激励函数假定次态与现态相同时，令时钟端取值为假定次态与现态相同时，令时钟端取值为0，D端取值端取值随意；次态与现态不同时，令随意；次态与现态不同时，令D端取值与次态相同，时钟端取值与次态相同，时钟端取值为端取值为1(有脉冲出现有脉冲出现)。脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计 令输入端无脉冲出令输入端无脉冲出现时，各触发器时现时，各触发器时钟端为钟端为0，输入端，输入端取任意值取任意值“d”，并，并将两个输入端同时

19、将两个输入端同时为为1(不允许不允许)作为无作为无关条件处理关条件处理，可得到激励函数和输出函数卡诺图如图6.12所示。脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计(5)画出逻辑电路图画出逻辑电路图脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计 脉冲异步时序电路和同步时序电路有两个共同的特点：脉冲异步时序电路和同步时序电路有两个共同的特点：电路状态的转换是在脉冲作用下实现的。电路状态的转换是在脉冲作用下实现的。 电路对过去输入信号的记忆是由触发器实现的。电路对过去输入信号的记忆是由触发器实现的。 事实上，而电路中的触发器，则不管是哪种类型，都是由逻辑门加反馈回路构成的。 将上述两

20、个特点一般化，便可得到时序逻辑电路中更具一般性的另一类电路电平异步时序逻辑电路电平异步时序逻辑电路。电平异步时序逻辑电路电平异步时序逻辑电路一、结构特点一、结构特点电平异步时序逻辑电路的记忆功能是由反馈回路中的延迟元件实现的。一般不用专门插入延迟元件，而是利用电路本身固有的分布延迟在反馈回路中的“集总”。x1,x2,xn为外部输入信号；为外部输入信号；Z1，Z2 ，Zm为外部输出信为外部输出信号；号；Y1，Y2，Yr为激励状态；为激励状态；y1,y2,yr 为二次状态；为二次状态；t1,t2 ,tr为反馈回路中的时为反馈回路中的时间延迟。间延迟。图图6.14 电平异步时序逻辑电路电平异步时序逻

21、辑电路的结构模型的结构模型电平异步时序逻辑电路的概述电平异步时序逻辑电路的概述1结构框图结构框图一般结构模型如图6.14所示。2组成组成电平异步时序逻辑电路可由逻辑门加反馈组成。电平异步时序逻辑电路可由逻辑门加反馈组成。例如，一个用“或非”门构成的R-S触发器，其结构如下图所示。电平异步时序逻辑电路的概述电平异步时序逻辑电路的概述 4.电平异步时序逻辑电路的特点电平异步时序逻辑电路的特点 （1）电路输出和状态的改变是由输入电位的变化直接）电路输出和状态的改变是由输入电位的变化直接引起的。引起的。 （2）电路的二次状态和激励状态仅仅相差一个时间延）电路的二次状态和激励状态仅仅相差一个时间延迟。迟

22、。 y是激励状态是激励状态Y经过延迟经过延迟t后的后的“重现重现”，因此，因此，y被命名被命名为二次状态。为二次状态。当输入信号不变时，激励状态与二次状态相同，即y=Y，此时电路处于稳定状态。 （3）输入信号的一次变化可能引起二次状态的多次变）输入信号的一次变化可能引起二次状态的多次变化。化。 电路处在稳定状态下输入信号发生变化后，若新的激励状态Y的值与二次状态y的值不同，则变化后的Y经过t的延迟后形成新的二次状态y反馈到组合电路输入端，这个新的二次状态y又会引起输出Z和激励状态Y的变化，这是一个循环过程，该过程将一直进行到激励状态Y等于二次状态y，使电路进入一个新的稳定状态为止。这一现象，是

23、电平异步时序电路的一个重要特征。（4）电路在状态转换过程中存在稳定状态和非稳定状）电路在状态转换过程中存在稳定状态和非稳定状态。态。稳定状态稳定状态:Y=y。若激励状态Y的值与二次状态y的值相同，则电路处于稳定状态；非稳定状态非稳定状态：Yy。若激励状态Y的值与二次状态y的值不同，则电路处于非稳定状态 5. 输入信号的约束输入信号的约束 （1）不允许两个或两个以上输入信号同时发生变化。）不允许两个或两个以上输入信号同时发生变化。（2）输入信号变化引起的电路响应必须完全结束后，）输入信号变化引起的电路响应必须完全结束后，才允许输入信号再次变化。才允许输入信号再次变化。 也就是必须使电路进入稳定状

24、态后，才允许输入信号也就是必须使电路进入稳定状态后，才允许输入信号发生变化。发生变化。 以上两条是使电平异步时序电路能可靠工作的以上两条是使电平异步时序电路能可靠工作的基本条件基本条件，通常将满足上述条件的工作方式称为通常将满足上述条件的工作方式称为基本工作方式基本工作方式，将按，将按基本工作方式工作的电平异步时序逻辑电路称为基本工作方式工作的电平异步时序逻辑电路称为基本型电基本型电路。路。 二、电平异步时序逻辑电路的描述二、电平异步时序逻辑电路的描述1用逻辑方程描述用逻辑方程描述电平异步时序电路可用一组逻辑方程描述。即，电平异步时序电路可用一组逻辑方程描述。即， Zi = fi(x,y) Y

25、j = gj(x,y) 二、电平异步时序逻辑电路的描述二、电平异步时序逻辑电路的描述2. 流程表流程表流程表是一种以卡洛图的格式反映电路输出信流程表是一种以卡洛图的格式反映电路输出信号、激励状态与电路输入信号、二次状态之间关号、激励状态与电路输入信号、二次状态之间关系的一种表格。系的一种表格。 构造流程表时，注意两点：构造流程表时，注意两点：（1）将表中与二次状态相同的激励状态将表中与二次状态相同的激励状态加上圆加上圆圈，以表示电路处于稳态圈，以表示电路处于稳态，否则处于非稳态，否则处于非稳态。（2）为了体现不允许两个或两个以上输入信号为了体现不允许两个或两个以上输入信号同时变化的约束，同时变

26、化的约束，将一位输入的各种取值按代码相将一位输入的各种取值按代码相邻的关系排列邻的关系排列(与卡诺图相同与卡诺图相同)，以表示输入信号只，以表示输入信号只能在相邻位置上发生变化。能在相邻位置上发生变化。 构造流程表时，注意两点：构造流程表时，注意两点： 例如，用或非门构成的基本例如，用或非门构成的基本R-S触发器是一个最简单的电触发器是一个最简单的电平异步时序逻辑电路。该电路的状态即输出，属于平异步时序逻辑电路。该电路的状态即输出，属于Moore型型电平异步时序逻辑电路的特例。其激励方程为电平异步时序逻辑电路的特例。其激励方程为Y=S+Ry. 根据激励方程和约束条件根据激励方程和约束条件RS=

27、0，可作出相应流程表如表，可作出相应流程表如表6.17所示。所示。 3总态图总态图由于电平异步时序逻辑电路在输入信号作用下存在稳态和非稳态，由于电平异步时序逻辑电路在输入信号作用下存在稳态和非稳态，而且在同一种输入信号作用下，可能有一个稳态也可能有多个稳态，而且在同一种输入信号作用下，可能有一个稳态也可能有多个稳态，因此，为了对电路的工作状态和逻辑功能作出确切的说明，除了流程因此，为了对电路的工作状态和逻辑功能作出确切的说明，除了流程表和常用的时间图之外，引入了总态和总态图的概念。表和常用的时间图之外，引入了总态和总态图的概念。 总态：是指电路输入和二次状态的组合，记作总态：是指电路输入和二次

28、状态的组合，记作(x,y)。在流程表中，代表某个二次状态的一行和代表某种输入取值的一在流程表中，代表某个二次状态的一行和代表某种输入取值的一列的交叉点对应一个总态。列的交叉点对应一个总态。总态图：是反映稳定总态之间转移关系及相应输出的一总态图：是反映稳定总态之间转移关系及相应输出的一种有向图。种有向图。图6. 15 表6.17的总态图 一个电平异步时序逻辑电路的逻辑功能，是由一个电平异步时序逻辑电路的逻辑功能，是由该电路在输入作用下该电路在输入作用下各稳定总态之间各稳定总态之间的的转移关系转移关系以及以及各时刻的输出各时刻的输出来体现的来体现的。 总态图能够清晰地描述一个电路的逻辑功能总态图能

29、够清晰地描述一个电路的逻辑功能。电平异步时序逻辑电路的概述电平异步时序逻辑电路的概述例如，上述用或非门构成的基本例如，上述用或非门构成的基本R-S触发器流程表对应的总态图如图触发器流程表对应的总态图如图6.15所示。所示。电平异步时序逻辑电路的概述电平异步时序逻辑电路的概述 当输入信号作相邻变化不当输入信号作相邻变化不引起电路状态变化时，在表内引起电路状态变化时，在表内总态只作水平方向的移动。总态只作水平方向的移动。 当输入信号作相邻变化引当输入信号作相邻变化引起电路状态变化时，总态先作起电路状态变化时，总态先作水平移动，进入非稳定总态，水平移动，进入非稳定总态，然后再作垂直方向的移动，直然后

30、再作垂直方向的移动，直至进入稳定总态。至进入稳定总态。 一、分析的一般步骤一、分析的一般步骤一般步骤如下：一般步骤如下： （1）根据逻辑电路图写出输出函数和激励）根据逻辑电路图写出输出函数和激励函数表达式；函数表达式；（2）作出流程表；）作出流程表；（3）作出总态图或时间图；）作出总态图或时间图；（4）说明电路逻辑功能。）说明电路逻辑功能。电平异步时序逻辑电路的分析电平异步时序逻辑电路的分析二、举例二、举例例例分析图分析图6.16所示电平异步时序逻辑电路。所示电平异步时序逻辑电路。图图6.16 逻辑电路图逻辑电路图 电平异步时序逻辑电路的分析电平异步时序逻辑电路的分析（1）写出输出函数和激励函

31、数表达式）写出输出函数和激励函数表达式 Z=y2y1 Y2=x2x1y2+x2x1y1 Y1=x2y1+x1（2） 作出流程表作出流程表根据激励函数和输出函数表达式，可作出流程表如表根据激励函数和输出函数表达式，可作出流程表如表6.18所示。所示。表表6.18 流程表流程表 电平异步时序逻辑电路的分析电平异步时序逻辑电路的分析（3）作出总态图）作出总态图根据流程表上稳定总态之间的关系，可作出图6.17所示总态图图6.17 总态图电平异步时序逻辑电路的分析电平异步时序逻辑电路的分析电平异步时序逻辑电路的分析电平异步时序逻辑电路的分析（4）说明电路功能）说明电路功能 从总态图可以看出，仅当电路收到

32、输入序列“001011”时 ，才产生一个高电平输出信号，其他情况下均输出低电平。因此，该电路是一个“0010 11”序列序列检测器检测器。一、竞争现象一、竞争现象前面对电路进行分析时，是在假定各回路之间延迟时间相同的情况下对电路的工作过程进行分析的。事实上，各反馈回路的延迟时间往往各不相同。当电路中存在多条反馈回路，而各回路之间的延时又互不相同时，则可能由于输入信号的变化在反馈回路之间引起竞争。所谓竞争，是指当输入信号变化引起电路中两个或两个所谓竞争，是指当输入信号变化引起电路中两个或两个以上状态变量发生变化时，由于各反馈回路延迟时间的不以上状态变量发生变化时，由于各反馈回路延迟时间的不同，使

33、状态变量的变化有先有后而导致不同状态响应过程同，使状态变量的变化有先有后而导致不同状态响应过程的现象。的现象。反馈回路之间的竞争反馈回路之间的竞争二、竞争的分类二、竞争的分类1. 竞争的两种类型竞争的两种类型根据竞争对电路状态转移产生的影响：非临界竞争：非临界竞争：若竞争的各种可能最终都能到达预定的稳态，则称为非临界竞争。临界竞争：临界竞争：若竞争的结果可能使电路到达不同的稳态，即状态转移不可预测，则称为临界竞争。 2实例分析实例分析图图6.19 某电平异步时序电路框图某电平异步时序电路框图例如例如，图6.19所示为某电平异步时序电路的结构框图，描述该电路的流程表如表6.19所示。 从表6.19可以看出： 当电路处于稳定总态当电路处于稳定总态(00，00)、 输入输入x2x1由由0010时，时， 电路应经过非稳定总态电路应经过非稳定总态(10，00)到达稳定总态到达稳定总态(10，11) 由于此次输入变化引起激励状态由于此次输入变化引起激励状态Y2Y1从从0011，当