第三部分VHDL语言

1、第三章VHDL语言 一、填空题1、VHDL于1985年正式推出，是目前 标准化程度最高 的硬件描述语言。2、 IEEE 于 1987 年将 VHDL 采纳为 IEEE#1076 标准。3、用VHDL书写的源文件，既是 程序 以是 文档,既是工程技术人员之间交换信息的文件，以可作为合同签约者之间的文件。4、一般将一个完整的 VHDL程序称为 设计实体 。5、用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能模块 独立存在 和 独立运行。6、VHDL设计实体的基本结构由 库、程序包、实体、结构体、配置 、 、的 等部分构成。7、实体 和,结构体 是设计实体的

2、基本组成部分，它们可以构成最基本的 VHDL程序。8、IEEE于1987年公布了 VHDL的 VHDL '87 语法标准。9、IEEE于1993年公布了 VHDL的 VHDL '93 语法标准。10、根据VHDL语法规则，在 VHDL程序中使用的文字、数据对象、数据类型都需要预先定义。11、在VHDL 中最常用的库是STD_LOGIC_1164 程序包。IEEE 标准库，最常用的程序包是12、VHDL的实体由 实体声明 部分和 结构体 组成。13、VHDL的实体声明部分指定了设计单元的 输入/输出端口 或 引脚 ,它是设计实体对外一个通信界面，是外界可以看到的部分。14、VHD

3、L的结构体用来描述设计实体的 逻辑结构 和逻辑功能 ,它由VHDL语句构成，是外界看不到的部分。15、在VHDL的端口声明语句中， 端口方向包括 IN （输入），OUT （输出），INOUT （双向），BUFFER （具有读功能的输出） 、和。16、VHDL的数字型文字包括 整数文字，实数文字，以数制基数表示的文字，物理量文字、和。17、VHDL的字符是以-单引号 括起来的数字、字母和符号。18、VHDL的标识符名必须以 字母开头 ,后跟若干字母、数字或单个下划线构 成，但最后不能为 下划线。19、VHDL的数据对象包括 变量、常量、信号 、和,它们是用 来存放各种类型数据的容器。20、VHD

4、L的变量（VARIABLE ）是一个 局部量,它只能在进程、函数和过程中声明和使用。21、VHDL的信号（SIGNAL ）是一种数值容器，不仅可以容纳 当前值,也可以 保持 历史值 。22、常数（CONSTANT ）是程序中的一个 恒定不变 的值，一般在程序前部 声明。23、VHDL的数据类型包括 标量型、复合型、存取类型、文件类型 、 和。24、VHDL的标量型（scalar Type）是单元素的最基本数据类型，包括 实数类型、整数 类型、枚举类型、时间类型 、和。25、在VHDL中，标准逻辑位数据有 九 种逻辑值。26、VHDL的操作符包括 逻辑操作符、关系操作符、算术操作符、符号操作符、

5、和 四类。27、在VHDL中，预定义的属性标识符可用于检出时钟边沿、完整定时检查、获得未约束的数据类型的范围等。28、VHDL的基本描述语句包括 顺序语句、并行语句 和。29、VHDL的顺序语句只能出现在 进程、过程、函数 、和 中，是按程序书写的顺序自上而下、一条一条地执行。30、VHDL并行语句在结构体中的执行是 并行运行 的，其执行方式与语句书写的顺序无关。31、在VHDL的各种并行语句之间，可以有 信号 来交换信息。32、VHDL的PROCESS （进程）语句是由 顺序语句、组成的，但其本身 去口是 行语句。33、VHDL的并行信号赋值语句的赋值目标必须都是-信号。34、VHDL的子程

6、序有 过程、函数 和 两种类型。35、VHDL的过程分为过程首和过程体两部分，调用前需要将它们装入 程序包中。36、VHDL的函数分为 函数首、和 函数体 两部分，调用前需要将它们装入程序包中。37、元件例化是将预先设计好的设计实体作为一个 元件， ,连接到当前设计实 体 中 个指定 的 端 口。38、在PC上或工作站利用 VHDL进行项目设计，不允许在 根目录 下进行，必须在根目录下为设计建立一个工程目录（即文件夹）。39、程序包是用 VHDL语言编写的，其源程序也需要以 .VHD 文件类型保存。40、VHDL的源文件是用EDA工具的文本编辑方式输入的，因此称为 文本输入设计法二、选择题3、

7、一个能为 VHDL综合器接受，并能作为一个独立的设计单元的完整VHDL程序称为（）。设计输入设计输出设计实体设计结构4、VHDL的设计实体可以被高层次的系统（），成为系统的一部分。输入输出仿真调用5、VHDL常用的库是（）标准库。 IEEE STD WORK PACKAGE6、VHDL的实体声明部分用来指定设计单元的（）。输入端口输出口引脚以上均可7、一个实体可以拥有一个或多个（）。设计实体结构体输入输出8、在VHDL的端口声明语句中，用（）声明端口为输入方向。 IN OUT INOUT BUFFER9、在VHDL的端口声明语句中，用（）声明端口为输出方向。 IN OUT INOUT BUFF

8、ER10、在VHDL的端口声明语句中，用（）声明端口为双向方向。 IN OUT INOUT BUFFER15、在 VHDL中，16#FE#属于（）文字。整数以数制基数表示的实数物理量17、在VHDL标识符命名规则中，以（）开头的标识符是正确的。字母 数字字母或数字下划线18、在VHDL中，可以用（）表示数据或地址总线的名称。下标名段名总线名字符串19、在下列标识中，（）是VHDL合法的标识符。4h_adde h_adder_ h_adder_h_adder22、在VHDL中，（）的数据传输是立即发生的，不存在任何延时的行为。信号 常量 数据 变量23、在VHDL中，（）的数据传输不是立即发生的

9、，目标信号的赋值是需要一定延时时 间。信号 常量 数据 变量24、在VHDL中，为目标变量的赋值符号是（）。二：=:=<=25、在VHDL中，为目标信号的赋值符号是（）。二：=:=<=29、在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有（）种逻辑值。238930、在VHDL的IEEE标准库中，预定义的位数据类型BIT有（）种逻辑值。238934、在VHDL中，用语句（）表示检测clock的上升沿。clock 'event clock 'event and xlock= '1'clock= T clock 'event

10、 and xlock= '0'35、在VHDL中，用语句（）表示检测clock的下降沿。clock 'event clock 'event and xlock= '1'clock='0' clock'event and xlock='0'36、在VHDL中，IF语句中至少应有1个条件句，条件句必须由（）表达式构成。 BIT STD_LOGIC BOOLEAN 任意37、在VHDL的CASE语句中，条件句中的“=> ”不是操作符，它只相当于（）的作用。IF THENANDOR38、在VHDL的FOR-L

11、OOP语句中的循环变量是一个临时变量，属于 LOOP语句的局部 变量，（）事先声明。必须 不必 其类型要其属性要39、在VHDL中，语句“ FOR n TO 7 LOOP ”定义循环次数为（）次。870140、在VHDL中，含 WAIT语句的进程PROCESS的括弧中（）再加敏感信号，否则是非法的。可以 不能 任意 只能41、在VHDL的并行语句之间，可以用（）来传送往来信息。变量 变量和信号 信号 常量42、在 VHDL中，PROCESS结构是由（）语句组成的。顺序顺序和并行并行 任何44、VHDL的块语句是并行语句结构，它的内部是由（）语句构成的。顺序和并行顺序并行任意45、在 VHDL中

12、，条件信号赋值语句 WHEN - ELSE属于（）语句。顺序兼并行顺序并行任意47、在元件例化9COMPONENT ）语句中，有（）符号实现名称映射，将例化元件端口声 明语句中的信号名与 PORT MAP （）中的信号名关联起来。二 :=>49、VHDL的WORK库是用户设计的现行工作库，用于存放（）的工程项目。用户自己设计 公用程序共享数据图形文件三、应用题1、分析下面的VHDL源程序，说明设计电路的功能。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LX3_1 ISPOR

13、T( S2,S1,S0:IN STD_LOGIC;D3,D2,D1,D0:IN STD_LOGIC;D7,D6,D5,D4:IN STD_LOGIC;Y:OUT STD_LOGIC);END LX3_1;ARCHITECTURE ONE OF LX3_1 ISSIGNAL S: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINS<=S2&S1&S0;Y<=D0WHEN S= "000" ELSED1 WHEN S= "001 " ELSED2 WHEN S= "010" ELSED3 W

14、HEN S= "011" ELSED4 WHEN S= "100" ELSED5 WHEN S= "101" ELSED6 WHEN S= "110" ELSED7;END ONE;解：该VHDL源程序设计的是 8选1数据选择器。2、分析下面的VHDL源程序，说明设计电路的功能。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LX3_2 ISPORT( A:IN STD_LOGIC_VECTOR(3 DO

15、WNTO 0);B;IN STD_LOGIC_VECTOR(3 DOWNTO 0);GT,LT,EQ:OUT STD_LOGIC);END LX3_2;ARCHITECTURE ONE OF LX3_2 ISBEGINPROCESS(A,B)BEGINGT<= '0'LT<= '0'EQ<='0'IF A>B THEN GT,='1 'ELSIF A<B THEN LT<= '1'ELSE EQ<=T;END IF;END PROCESS;END ONE;解：该VHDL源程

16、序设计4位二进制数据比较器电路3、分析下面的VHDL源程序，说明设计电路的功能。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LX3_3 ISPORT( ABIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);DOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END LX3_3;ARCHITECTURE ONE OF LX3_3 ISBEGINPROCESS(ABIN,DIN)BEGINFOR I IN 0 TO 7 L

17、OOPDOUT(I)<=DIN(I)AND ABIN(I);END LOOP;END PROCESS;END ONE;4、分析下面的VHDL源程序，说明设计电路的功能。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LX3_4 ISPORT( CLK:IN STD_LOGIC;J,K: IN STD_LOGIC;Q,QN:OUT STD_LOGIC);END LX3_4;ARCHITECTURE ONE OF LX3_4;SIGNAL Q_TEMP:STD_LOGIC:= 0;

18、SIGNAL JK:STD_LOGIC_VECTOR（1 DOWNTO 0）;BEGINJK<=J&K;PROCESS（CLK,J,K）BEGINIF CLK EVENT AND XLK= 0 THENCASE JK ISWHEN “00” =>Q_TEMP<=Q_TEMP;WHEN “01” =>Q_TEMP<= 0;WHEN “10” =>Q_TEMP<= 1;WHEN OTHERS=>Q_TEMP<=NOT Q_TEMP;END CASE;END IF;Q<=Q_TEMP;QN<=NOT Q_TEMP;END PROCESS;END ONE;参考答案一、填空题1、 标准化程度最高2、 IEEE#10763、 程序，文档4、 设计实体5、 独立存在，独立运行6、 库、程序包、实体、结构体、配置7、 实体，结构体8、 IEEE STD 1076-1987 （即VHDL 87）9、 IEEE STD 1076-1993 （即VHDL 93）10、预先定义11、 IEEE， STD_LOGIC_116412、实体声明，结构体13