EDA技术教学课件

1、河北大学电信学院-基础教研部 EDA技术技术河北大学电信学院-基础教研部数字集成电路的发展 晶体管（1955 年 ） 小中规模集成电路（1960年代 SSI MSI LSI） 超大规模集成电路VLSIC(1970年代)河北大学电信学院-基础教研部nPLD（1970年代 ） FPGA（Xilinx公司，1984年）专用集成电路 ASIC （1980年代 ） - Application Specific Circuit IntegratednFull-customnSemi-custom河北大学电信学院-基础教研部 EDA-电子设计自动化 Electronic Design Automation以

2、大规模可编程逻辑器件大规模可编程逻辑器件为设计载体 在 EDA工具软件工具软件 平台上， 用 硬件描述语言（硬件描述语言（HDL）作为系统逻辑描述手段 来完成 电子线路设计文件 最终 实现 特定电子线路的硬件（芯片或者电路板）河北大学电信学院-基础教研部EDA技术的历史n 70年代n计算机辅助设计(CAD)阶段，人们开始用计算机取代手工操作进行IC版图编辑、PCB布局布线nCAD在早期是英文 ComputerAidedDrafting 随着计算机软、硬件技术的发展，演变为ComputerAidedDesign河北大学电信学院-基础教研部80年代nCAE-计算机辅助工程 20世纪80年代初，出现

3、了低密度的可编程逻辑器件（PAL_Programmable Array Logic 和GAL_Generic Array Logic），相应的EDA开发工具主要解决电路设计没有完成之前的功能检测等问题。 河北大学电信学院-基础教研部n可编程逻辑器件迅速发展，出现功能强大的EDA工具。具有较强抽象描述能力的硬件描述语言(VHDL、Verilog HDL)及高性能综合工具的使用，使过去单功能电子产品开发转向系统级电子产品开发。n（即SOC_ System On a Chip：单片系统、或片上系统集成）。90年代EDA河北大学电信学院-基础教研部传统设计方法和传统设计方法和 EDA方法的区别方法的区

4、别 传统设计方法：传统设计方法： Bottom - up固定功能元件电路板设计完整系统构成调试、测试与性能分析系统功能需求河北大学电信学院-基础教研部EDAEDA方法方法：Top - DownBC上上下下DB&EC&D&=1&=1&=1&=1河北大学电信学院-基础教研部传统方法与传统方法与EDAEDA方法比较：方法比较： 传统方法1.从下至上2.通用的逻辑元器件3.系统硬件设计的后期 进行仿真和调试4.主要设计文件是电 原理图5. EDA方法1.自上至下2.可编程逻辑器件3.系统设计的早期进行仿 真和修改4.多种设计文件，发展趋 势以 HDL描述

5、文件为主5.降低硬件电路设计难度河北大学电信学院-基础教研部本课程是 如何使用 可编程逻辑器件 进行 电子系统设计 目的：完成ASIC 的设计和实现n板级或者系统级的 应用系统设计者 河北大学电信学院-基础教研部 大规模可编程逻辑器件； 硬件描述语言； 软件开发工具； 实验开发系统。EDA技术的主要内容技术的主要内容河北大学电信学院-基础教研部第第1章章 大规模可编程逻辑器件大规模可编程逻辑器件n1.1 PLD类型类型n1.2 PLD的逻辑表示方法及图形符号的逻辑表示方法及图形符号n1.3 PLD阵列结构及编程阵列结构及编程n1.4 CPLDn1.5 FPGAn1.6 Altera公司的公司的

6、PLD器件综述器件综述n1.7 PLD器件的配置与编程器件的配置与编程河北大学电信学院-基础教研部1.1 PLD类型类型 Programmable Logic Devices（1）PROM（Programmable ROM） 70年代初年代初（2）PLA（ Programmable Logic Array ）70年代中年代中（3）PAL（ Programmable Array Logic） 70年代末年代末（4）GAL（Generic Array Logic）80年代初年代初（5）CPLD（ Complex PLD）80年代末年代末LDPLDHDPLD河北大学电信学院-基础教研部1.2 PLD

7、的逻辑表示方法及图形符号的逻辑表示方法及图形符号1. PLD的的逻辑表示方法逻辑表示方法固定连接固定连接编程连接编程连接不连接不连接连接符号河北大学电信学院-基础教研部门电路符号中美对照表&11&1=1河北大学电信学院-基础教研部2. PLD的图形符号的图形符号缓冲门缓冲门AAA相当于相当于&1AAAABCY与门与门AY&BCABCY或门或门AY1BCABCY AY&B可编程连接可编程连接或不连接或不连接河北大学电信学院-基础教研部与或门与或门A B C DY多输入端或门画法多输入端或门画法多输入端与门画法多输入端与门画法nY=?河北大学电信学院-基础教

8、研部1.3 PLD阵列结构及编程阵列结构及编程结构结构: AND逻辑阵列逻辑阵列+OR逻辑阵列逻辑阵列 类型类型 AND阵列阵列 OR阵列阵列 D触发器触发器PROM 连接固定连接固定 可编程可编程（一次性）（一次性）PLA 可编程可编程（一次性）（一次性） 可编程可编程（一次性）（一次性）PAL 可编程可编程（一次性一次性） 连接固定连接固定 8个个GAL 可编程可编程（可多次电擦除）（可多次电擦除） 连接固定连接固定 8个个河北大学电信学院-基础教研部1. PROM的内部结构的内部结构 不可编程不可编程河北大学电信学院-基础教研部8*3 位位 PROM逻辑阵列图逻辑阵列图O2 O1 O0I

9、2 I1 I0AND阵列固定OR阵列可编程输出输入河北大学电信学院-基础教研部例例 用用PROM实现半加器实现半加器缺点？河北大学电信学院-基础教研部2. PLA的内部结构及编程的内部结构及编程 O2 O1 O0I2 I1 I0输出输入AND阵列可编程OR阵列可编程河北大学电信学院-基础教研部例例 用用PLA实现三八译码器实现三八译码器0120AAAYA2 A1 A0Y0 Y1 Y7A2A1A0A2A1A0A2A1A00 0 0 只只 =0Y00 0 1 只只 =0Y11 1 1 只只 =0Y7输出输出0121AAAY河北大学电信学院-基础教研部PLA的问题n需要简化的逻辑函数表达式。n多输入

10、输出时，简化算法复杂。nPLA制造工艺复杂，工作速度低。n现在已经不常用河北大学电信学院-基础教研部3.PAL的结构等价表达与阵列与阵列可编程可编程或阵列或阵列固定固定河北大学电信学院-基础教研部PAL的内部结构的内部结构清华大学电机系唐庆玉清华大学电机系唐庆玉2003年年11月月15日编日编AND阵列可编程OR阵列固定输出输入O0I2 I1 I0O1输出实现组合逻辑电路实现组合逻辑电路BCBCACBAX河北大学电信学院-基础教研部 PAL（寄存器输出结构型）（寄存器输出结构型） I2 I1 I0反馈信号CLKOE三态输出DQQDQQ功能：可编程功能：可编程组成记忆、计组成记忆、计数、移位、寄

11、数、移位、寄存等时序逻辑存等时序逻辑电路电路河北大学电信学院-基础教研部用用PAL组成二位减法计数器组成二位减法计数器SQSQQnAnAnA1SCLKOEFADQQDQQFBQBQAQAQAQBQBSSCLK QB QA 0 1 1 1 1 0 2 0 1 3 0 0 4 1 1SQSQQQQQnBnBnAnBnAnB)(1河北大学电信学院-基础教研部PAL器件的特点n与阵列可编程，或阵列不可编程n时钟输入，触发器电路，可用于时序电路设计n不同应用需要不同PAL器件，器件种类较多n(PAL16L8 PAL16R8)n采用熔丝工艺，一次编程。n已经被 GAL 器件所取代河北大学电信学院-基础教研

12、部4. GAL器件 和PAL基本一样，差别是：n输出端增加了输出逻辑宏单元（OLMC）n改变输出方式，通过软件对其编程即可实现，而PAL必须进行硬件的改变。n使用过程中，一种GAL器件可以替代相同管脚数的所有PAL器件。n存储单元采用E2CMOS技术，可重复擦写。河北大学电信学院-基础教研部GAL OLMC的结构输出极性输出极性乘积项选择乘积项选择反馈选择反馈选择输出控制输出控制三态控制三态控制河北大学电信学院-基础教研部GAL 16V8GAL16V8I0/CLK I1 I2 I3 I4 I5 I6 I7 I8 GNDVCC F7 F6 F5 F4 F3 F2 F1 F0 I9/OE20111

13、01 河北大学电信学院-基础教研部GAL器件的问题？1.规模太小，不能构成复杂时序电路。2.I/O不够灵活，限制了片内资源的利用率。3.需要专用编程工具n解决： CPLD的出现河北大学电信学院-基础教研部 1.4 CPLD - complex programmable logic device 具有一般PLD特点同时，还具有全新的改进结构、先进的处理技术、现代化的开发工具优点：优点： 高集成度； 高速度； 缩短开发周期； 在系统编程（ISP_In System Programming ） 河北大学电信学院-基础教研部n 产品nAltera的MAX7000， MAX3000系列（EEPROM工艺

14、）nXilinx的XC9500系列（Flash工艺）nLattice,Cypress的大部分产品 （EEPROM工艺） 河北大学电信学院-基础教研部基于乘积项的CPLD -Altera MAX7000nCPLD的组成：n宏单元（Macrocell)n可编程连线（PIA)nI/O控制块n宏单元n宏单元是PLD的基本结构，由它来实现基本的逻辑功能 河北大学电信学院-基础教研部MAX7000结构框图结构框图河北大学电信学院-基础教研部宏单元的具体结构 河北大学电信学院-基础教研部共享扩展乘积项 -Shareable Expanders同一个LAB河北大学电信学院-基础教研部并联扩展项 -Parall

15、el Expanders不同宏单元信号的级联级联实现快速复杂逻辑实现快速复杂逻辑河北大学电信学院-基础教研部可编程连线阵列 -PIALAB河北大学电信学院-基础教研部 I/O控制块 -I/O Control Blocks河北大学电信学院-基础教研部 CPLD 结构结构 -基于乘积项（基于乘积项（Product-Term)的的CPLD采用这种结构的CPLD芯片：Altera:MAX系列：多阵列矩阵（MultipleArrayMatrix）MAX9000，MAX7000MAX5000MAX3000classic（EEPROM工艺）河北大学电信学院-基础教研部型号命名规则n EPM7128STC10

16、0-15nEPM7*S 属于系列n表示有个宏单元n封装为“”n该芯片为商业级n共有个管脚n速度等级Tpd=15nsn (数值越小，速度等级越高）河北大学电信学院-基础教研部EPM3032EPM7064EPM7128可用门数60012502500宏单元3264128LAB248最大用户I/O3464100MAX7000系列个宏单元河北大学电信学院-基础教研部EPM7064专用引脚(44脚PLCC)nINPUT/GCLK1 43nINPUT/GCLRn 1nINPUT/OE1 44nINPUT/OE2 2nTDI 7nTDO 38 nTCK 32nTMS 13nVCCINT 10、22、30、42

17、nVCCIO -河北大学电信学院-基础教研部FPGA/CPLD多电压兼容系统接受2.5V、3.3V或者5.0V输入内核电压3.3V、2.5V或1.8V输 出 电 位标准Vccio河北大学电信学院-基础教研部EPM7128SL84-15引脚图河北大学电信学院-基础教研部河北大学电信学院-基础教研部1.5 FPGA -Field programable gate array结构:基于查找表（Look-Up-Table)Altera：FLEX系列（FlexibleLogicElementMatrix）ACEXF系列cyclonecycloneIIstratixLUT本质上就是一个RAM。目前FPGA

18、中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。首次采用嵌入式阵列河北大学电信学院-基础教研部4输入查找表的例子查找表的工作过程说明河北大学电信学院-基础教研部实际的LUT结构河北大学电信学院-基础教研部基于查找表（基于查找表（LUT)的的FLEX10K系列结构河北大学电信学院-基础教研部LAB-Logic Array Block 河北大学电信学院-基础教研部逻辑单元 - LE河北大学电信学院-基础教研部进位链 提供LE之间非常快（0.2ns ）超前进位功能。 用于：高速计数器、加法器、比较器等 n+1个LE实现 n位全加器 LUT分成两部分： 一部分产生两

19、输入信号及进位信号的“和”； 一部分产生进位输出信号。DFF进位输入进位输入(来自上一个逻辑单元来自上一个逻辑单元)S1LE1LUT进位链进位链DFFS2LE2A1B1A2B2进位链进位链LUTDFF进位输出进位输出LE3进位链进位链LUT河北大学电信学院-基础教研部级联链“与与”级联链级联链“或或”级联链级联链LUTLUTIN3.0IN4.7LUTIN(4n-1).4(n-1)LUTLUTIN3.0IN4.7LUTIN(4n-1).4(n-1)LE1LE2LEnLE1LE2LEn性能优越性能优越, 适合扇入大的逻辑功能适合扇入大的逻辑功能河北大学电信学院-基础教研部嵌入式阵列块EAB -Em

20、bedded Array Block输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8 , 4 , 2 , 1数据宽度8 , 4 , 2 , 1地址宽度8,9,10,11写使能输入时钟河北大学电信学院-基础教研部快速通道互连 -FastTrack河北大学电信学院-基础教研部I/O单元 -IOE河北大学电信学院-基础教研部Altera FLEX 10K Altera FLEX 10K 系列器件系列器件性能特点性能特点 1）第一种嵌入式可编程逻辑器件系列（EAB_Embedded Array Block，2048位/每个EAB） 2）高密度 最大2500

21、00门/片，20个EAB 3）系统级特点： 多电压I/O接口、低功耗（SRAM工艺） 、ISP河北大学电信学院-基础教研部芯片型号的含义nn系列系列个管脚个管脚河北大学电信学院-基础教研部逻辑单元数 可用门数 用户 系列系列可用门可用门河北大学电信学院-基础教研部河北大学电信学院-基础教研部1.6 Altera公司的PLD器件综述早期器件FPGA： FLEX系列：10K、10A、10KE：EPF10K30E APEX系列：20K、20KE ： EP20K200E ACEX系列：1K系列 ： EP1K30、EP1K100CPLD： MAX7000/S/A/B系列：EPM7128S MAX3000

22、/系列河北大学电信学院-基础教研部Altera 产品系列主要性能河北大学电信学院-基础教研部MAX II 1.1.新一代新一代CPLDCPLD器件器件 20042004年底推出。年底推出。0.18um falsh0.18um falsh工艺，工艺，2.2.采用采用FPGAFPGA结构结构, ,配置芯片集成在内部，和普通配置芯片集成在内部，和普通PLDPLD一样一样上电即可工作。容量比上一代大大增加。上电即可工作。容量比上一代大大增加。3.3.MAXIIMAXII采用采用2.5v2.5v或者或者3.3v3.3v内核电压，内核电压，MAXII GMAXII G系列采用系列采用1.8v1.8v内核电

23、压内核电压 河北大学电信学院-基础教研部MAXII结构图河北大学电信学院-基础教研部Cyclone -主流主流FPGA产品产品 Altera中等规模FPGA，2003年推出，0.13um工艺,1.5v内核供电，是一种低成本FPGA系列 ，其配置芯片也改用全新的产品。 河北大学电信学院-基础教研部Cyclone结构河北大学电信学院-基础教研部 CycloneII CycloneCyclone的下一代产品，的下一代产品，90nm90nm工艺，工艺，1.2v1.2v内核供电，内核供电，属于低成本属于低成本FPGAFPGA，总体性能优于，总体性能优于CycloneCyclone，提供了硬，提供了硬件乘

24、法器单元件乘法器单元河北大学电信学院-基础教研部CycloneII河北大学电信学院-基础教研部Stratix altera大规模高端FPGA,2002年中期推出，0.13um工艺，1.5v内核供电。 河北大学电信学院-基础教研部StratixIIStratix的下一代产品，2004年中期推出，90nm工艺，1.2v内核供电，大容量高性能FPGA 河北大学电信学院-基础教研部河北大学电信学院-基础教研部配置芯片配置芯片n用于配置SRAM工艺FPGA的EEPROM河北大学电信学院-基础教研部Cyclone专用配置器件专用配置器件1.专门用于配置Cyclone器件的EEPROM，2.可以用Byteb

25、lasterII在线改写，3.电压为3.3v河北大学电信学院-基础教研部器件封装 PLCC河北大学电信学院-基础教研部封装河北大学电信学院-基础教研部封装河北大学电信学院-基础教研部封装 封装河北大学电信学院-基础教研部CPLD和和FPGA的主要区别的主要区别1 结构上的不同2 集成度的不同 CPLD：500 - 50000门； FPGA：1K 100 M 门 3 应用范围的不同 CPLD逻辑能力强而寄存器少（1K左右）， FPGA逻辑能力较弱但寄存器多（100多K）。 河北大学电信学院-基础教研部 如何选用CPLD/FPGA1、逻辑密集型 -适于简单逻辑功能2、中小规模（1000 50000

26、）3、布线延迟固定，时序特性稳定4、编程数据不丢失，电路简单5、保密性好1、数据密集型-适于复杂的时序逻辑2、大规模设计（5000 数百万门）3、布线灵活，但时序特性不稳定4、需用专用的 ROM 进行数据配置5、保密性较差C P L DF P G A河北大学电信学院-基础教研部1.7 PLD器件的配置与编程n何谓配置和编程？n将verilog代码形成的文件写入PLD器件的过程n配置（configure）和编程(program)的区别nProgram：对flash或者EEPROM工艺的配置芯片或者PLD器件进行写入的过程nConfigure：对SRAM工艺的FPGA写入数据必须每次上电后均要进行

27、一次，编程文件保存在配置芯片中，上电时从配置芯片下载到FPGA中河北大学电信学院-基础教研部Altera的CPLD和FPGA的配置编程过程nCPLD器件可独立使用，无需其他编程芯片，直接通过JTAG接口或其他接口进行编程nFPGA器件不能独立使用（调试时可以），需要和配置芯片一起使用，在生产时，代码写入配置芯片中，应用时，加电后代码自动从配置芯片写入FPGA中河北大学电信学院-基础教研部PLD器件的下载方式 -BitBlaster河北大学电信学院-基础教研部接口引脚定义河北大学电信学院-基础教研部25芯 RS232河北大学电信学院-基础教研部接口转换卡ByteBlaster 并行下载的连接河北大学电信学院-基础教研部25芯 引脚定义河北大学电信学院-基础教研部ByteBlaster -适用于FLEX10K、ACEX1K、FLEX8000、MAX9000、MAX7000ByteBlaster MV -多多电压电压工作器件工作器件ACEX1K、APEX20K、FLEX10KEByteBlaster II -供电电压支持5V、3.3V、2.5V、1.8V河北大学电信学院-基础教研部ByteBlaster 接口转换卡电路接口转换卡电路河北大学电信学院-基础教研部ByteBlast