基于FPGA数字秒表设计

1、 数字秒表设计一、实验目的 1、理解计时器的原理与Verilog/VHDL 的编程方法； 2、掌握多模块设计及层次设计的方法。二、实验原理 秒计时器是由计数器和译码器、显示器组成，其核心是计数器与译码器。60 秒计时器可由二个计数器分别完成：个位为十进制计数器，十位为 6 进制计数。 个位计数器的计数信号由实验开发板上主频20MHZ分频产生的1Hz 时钟信号提供, 十位计数器的计数信号由个位的进位信号提供。然后由译码器对计数结果进行译码，送LED 数码管进行显示。 Clr为清零， se t为开始。三、实验框图 图2-1四、实验任务 1、采用层次设计的方法，设计一个包括顶层及底层模块的60 秒计

2、时器，底层模块用Verilog/VHDL 设计（或者选用原理图输入法中宏功能元件），顶层用原理图设计。 2、秒计时器应当具有系统复位功能； 3、每十秒发出提示信号及计满60 秒时发出报警信号。 （选做）五、程序源代码：文件名COUNT10.v代码module COUNT10(SET, CLR, CLK, DOUT, COUT);input SET, CLR, CLK;output 3:0 DOUT;output COUT;reg 3:0 data;reg COUT;assign DOUT = data;always (negedge CLK or negedge CLR)beginif(!CL

3、R)data <= 0; else if(!SET)data <= 0;else if(data < 9)data <= data + 1;elsedata <= 4'h0;endalways (data)beginif(data = 4'h9)COUT <= 1'b1;elseCOUT <= 1'b0;endendmodule文件名COUNT6.v代码module COUNT6(SET, CLR, CLK, DOUT, COUT);input SET, CLR, CLK;output 3:0 DOUT;output C

4、OUT;reg 3:0 data;reg COUT;assign DOUT = data;always (negedge CLK or negedge CLR)beginif(!CLR)data <= 0; else if(!SET)data <= 0;else if(data < 5)data <= data + 1;elsedata <= 4'h0;endalways (data)beginif(data = 4'h5)COUT <= 1'b1;elseCOUT <= 1'b0;endendmodule文件名Freq

5、uenceDivider_20M_to_1.v代码module FrequencyDivider_20M_to_1(CLKIn, CLKOut);input CLKIn;output CLKOut;reg 24:0 data = 0;reg COUT;assign CLKOut = COUT;always (posedge CLKIn)beginif(data < 1)data <= data + 1;elsebegindata <= 25'h0;COUT <= COUT;endendendmodule文件名LED_10.v代码module LED10 (a,Q

6、); input 3:0 a; output 6:0 Q; reg 6:0 Q; always (a) begin case (a) 4'H0: Q<=7'H3F ; 4'H1: Q<=7'H06 ; 4'H2: Q<=7'H5B ; 4'H3: Q<=7'H4F ; 4'H4: Q<=7'H66; 4'H5: Q<=7'H6D ; 4'H6: Q<=7'H7D ; 4'H7: Q<=7'H07 ; 4'H8:

7、Q<=7'H7F ; 4'H9: Q<=7'H6F ; 4'HA: Q<=7'H77 ; 4'HB: Q<=7'H7C ; 4'HC: Q<=7'H39 ; 4'HD: Q<=7'H5E ; 4'HE: Q<=7'H79 ; 4'HF: Q<=7'H71 ; default: Q<=7'B1111111; endcase end endmodule文件名COUNT60.bdf原理图五、实验步骤1.创建工程2.选择目标器件3.编写verilog hdl 程序4.编译5.生成符号文件6.创建编辑原理图7.设置顶层文件8.编译9.创建编辑波形图文件10.使用波形图仿真11.锁定管脚12.编译13.下载至芯片六、实验结果1.编译结果2.仿真结果文件名COUNT6.v仿真结果文件名COUNT10.v仿真结果文件