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文档简介

1、9略春快侥Verilog实验报告题目：分频器系部名称：通信工程专业名称：通信工程班级：班内序号：学生姓名：时间：2010.12.12一、实验要求：设计一个将10MHz时钟分频为500KHz的时钟，有复位端;二、实验内容：源文件modulefenpin(clr,a,b);inputa;inputclr;outputb;integeri=0;regb;always(negedgeclrorposedgea)if(!clr)beginb=0;i=0;endelsebegini=i+1;if(i=11)beginb=b;i=1;endendendmodule测试文件'timescale10ns

2、/100psmodulefenpin_test;rega;regclr;wireb;fenpinu1(clr,a,b);initialbegin$monitor($time,"clr=%b,a=%b,b=%b",clr,a,b);clr=1'b0;a=1'b0;#5clr=1'b1;endalways#5a=a;endmodule0clr=0,a=0,b=05clr=1,a=1,b=010clr=1,a=0,b=0#20clr=1,a=0,b=0#25clr=1,a=1,b=0#30clr=1,a=0,b=0#35clr=1,a=1,b=0#40cl

3、r=1,a=0,b=0#45clr=1,a=1,b=0#50clr=1,a=0,b=0#55clr=1,a=1,b=0#60clr=1,a=0,b=0#65clr=1,a=1,b=0#70clr=1,a=0,b=0#75clr=1,a=1,b=0#80clr=1,a=0,b=0#15clr=1,a=1,b=0#85clr=1,a=1,b=0#90clr=1,a=0,b=0#95clr=1,a=1,b=1#100clr=1,a=0,b=1#105clr=1,a=1,b=1#110clr=1,a=0,b=1#115clr=1,a=1,b=1#120clr=1,a=0,b=1#125clr=1,a=1,b=1#130clr=1,a=0,b=1#135clr=1,a=1,b=1三、实验心得：通过本实验，我更加熟悉了Verilog这门语言并能使用ModelSim软件，能自己设计编写一些程序和其测试文件，并将测试结

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