二输入与门的设计

1、QuartusII实例演示(二输入与门的设计)一、 实验目的1. 初步掌握QuartusII软件；2. 熟悉掌握FPGA的开发流程；3. 初步掌握数字实验系统；二、QuartusII软件的具体设计步骤1.建立文件夹在实验室上机时，要求在D盘建立一个自己姓名拼音的文件夹，每次实验内容都在此文件夹下再建立一个文件夹，在这个二级文件夹里存放相应项目、程序文件、仿真波形文件等。2.建立新工程（1）双击桌面上 Quartus II6.0 的图标，启动 Quartus II6.0 软件。(2) 通过 File = New Project Wizard 菜单命令启动新项目向导。（3）在随后弹出的对话框上点击

2、 Next 按钮，继续。（4）在 What is the working directory for this project 栏目中设定新项目所使用的路径；在 What is the name of this project 栏目中输入新项目的名字: vote ，点击 Next 按钮。（5）在这一步，向导要求向新项目中加入已存在的设计文件。因为我们的设计文件还没有建立，所以点击 Next 按钮，跳过这一步。（6）为本项目指定目标器件。（7）在这一步，可以为新项目指定综合工具、仿真工具、时间分析工具。在这个实验中，我使用 Quartus II6.0 的默认设置，直接点击 Next 按钮，继续。

3、（8）确认相关设置，点击 Finish 按钮，完成新项目创建。3.设计输入（1）我们建立一个VHDL文件。通过 File = New 菜单命令，在随后弹出的对话框中选择 VHDL File选项，点击 OK 按钮。通过 File = Save As 命令，将其保存，并加入到项目中。（2）在VHDL界面输入两输入与门程序，然后通过 File = Save As 命令保存。4.综合和编译（1）选择Processing =Start Compilation,检查程序语法错误，并生成RTL图 。（2）执行Tools =Netlist Viewer =RTL Viewe, 生成RTL图。 5.模拟仿真（1

4、）在 File 菜单下，点击 New 命令。在随后弹出的对话框中，切换到 Other Files 页。选中 Vector Waveform File 选项，点击 OK 按钮。(2) 进入波形编辑器窗口工具条.（3）指定模拟终止时间。（4）现在，我们已经进入到波形编辑界面。在 Edit 菜单下，点击 Insert Node or Bus 命令,或在结点名字区连续双击鼠标左键两次，出现如下框图，点击框图中的Node Finder出现结点查找器窗口搜索结点名。（5）在上面一个框图中点击 Node Finder 按钮后，打开 Node Finder 对话框。点击 List 按钮，列出电路所有的端子。点

5、击 按钮，全部加入。点击 OK 按钮，确认。(6)回到 Insert Node or Bus 对话框，点击 OK 按钮，确认。(7) 编辑输入激励信号波形.选中 a 信号，在 Edit 菜单下，选择 Value = Clock 命令。在随后弹出的对话框的 Period 栏目中设定参数为50ns，点击 OK 按钮，b信号同理。（8）功能仿真A.Processing=Generate Functional Simulation Netlist。B.使用命令Processing=Simulator Tool ，出现模拟器窗口。C.功能仿真波形如下：（9）时序仿真A.Processing=Genera

6、te Functional Simulation Netlis。B.使用命令Processing=Simulator Tool ，出现模拟器窗口C.时序仿真波形如下：三、 注意事项1、 不能将设计文件存入了根目录，并将其设定成工程，找不到工作库时，报错为：Error：Cant open VHDL “WORK”。2、 文件后缀名不是.vhd，在设定工程后编译时，报错为Error：Linel,File e:half_adderhalf_adder.tdf:TDF syntax error。3、 设计文件名与实体名不符时，如写成adder.vhd，编译时，报错为：Error:Line1,VHDL D

7、esign File “adder.vhd“ must contain。4、 设计文件描述的语法错误，如每一个句子后没加分号 Error VHDL syntax error at and_2.vhd(5) near text :;expecting ;, or )。5、 编译的成功为项目创建一个编程文件，能够保证了设计输入的基本正确性，不能保证该项目的逻辑关系的正确性，也不能保证时序的正确性。6、 功能仿真没有时间延迟，时序仿真会产生时间延迟及毛刺VHDL语言正确，时序仿真不一定正确。7、 时序仿真和器件的真实特性相接近，必须在全程编译后才能进行时序仿真。8、 一般情况，我们只进行时序仿真，而不进行功能仿真。因此在波形文件的输入设定好后