微机原理及接口技术第5章存储器01

1、1微机原理及接口技术第5章 存储器5.1 概述概述2回顾：n微型计算机的硬件组成n存储器在微机系统中的功能和作用5.1 概述概述3一、存储器的分类5.1 概述概述按按位置位置内存内存外存外存按构成按构成材料材料半导体半导体磁磁激光激光按按工作方式工作方式读写存储器读写存储器（RAM）只读存储器只读存储器（ROM）双极型双极型金属氧化物金属氧化物（MOS）静态：双稳态元件静态：双稳态元件动态：电容动态：电容掩模工艺掩模工艺ROM可一次编程可一次编程ROM（PROM）可擦写的可擦写的PROM（EPROM）4二、主要性能指标：容量容量速度：存取时间速度：存取时间成本：价格成本：价格兼顾以上三方面指标

2、兼顾以上三方面指标 三极存储结构：三极存储结构：高速缓冲存储器高速缓冲存储器、主存储器主存储器、辅助存储器辅助存储器整体效果：整体效果：速度速度 成本成本 容量容量5.1 概述概述可靠性、功耗可靠性、功耗 已不成问题已不成问题5微机原理及接口技术第5章 存储器5.2 读写存储器（读写存储器（RAM）6nSRAMnDRAM本节内容：5.2 读写存储器（读写存储器（RAM）76264芯片：芯片：8K8bitn 引线引线n A12A0n D0D7n CS1、CS2n OE1. WE5.2 读写存储器（读写存储器（RAM） 一、静态一、静态RAM（SRAM）决定存储单元的决定存储单元的容量容量，一般，

3、一般1K256M 地址总线数：地址总线数：1028决定存储单元的决定存储单元的宽度宽度（位数，（位数，bit）片选片选 地址译码地址译码输出允许（读）输出允许（读）写允许写允许8n 工作过程（时序）工作过程（时序）P145n 写时序写时序地址地址 片选片选 数据数据 写信号写信号 撤写信号撤写信号 撤其它信号撤其它信号n 读时序读时序地址地址 片选片选 读信号读信号 数据有效数据有效 撤读信号撤读信号 撤其它信号撤其它信号5.2 读写存储器（读写存储器（RAM） 一、静态一、静态RAM（SRAM）9n 连接使用连接使用5.2 读写存储器（读写存储器（RAM） 一、静态一、静态RAM（SRAM）

4、n 全地址译码：全地址译码：高位地址译码高位地址译码片选；片选；MEMR读；读；MEMW写写n 部分地址译码：部分地址译码：以以浪费内存空间浪费内存空间换得换得简单译码简单译码。10n 连接使用连接使用5.2 读写存储器（读写存储器（RAM） 一、静态一、静态RAM（SRAM）n 译码电路的选择译码电路的选择l利用译码芯片利用译码芯片74LS138：3-8译码器译码器74LS154：4-16译码器译码器l利用数字比较器芯片利用数字比较器芯片74LS688l利用利用PROM译码器译码器l利用利用PLD11n 连接使用连接使用5.2 读写存储器（读写存储器（RAM） 一、静态一、静态RAM（SRA

5、M）n SRAM连接举例连接举例l存储器存储器 SRAM 6116与与 8088 的的 8 位总线连接位总线连接2K8bitP148lSRAM 6116 与与 8086 的的 16 位总线连接位总线连接 P149A0选偶地址选偶地址BHE选奇地址选奇地址A1A11 A0A10（RAM地址）地址）D0D7、D8D15与译码输出共同选择某一片与译码输出共同选择某一片RAMD0 D7A0A1A10R/WOED0D7A0A1MEMWMEMR8088系统BUSA106116D0 D7A0A1A10R/WOED0D7A0A1MEMWMEMRA106116&A19A18A17A16A15A14A13A12A

6、11&GG2AG2BCBALS138Y1CSY0CS存储器的存储器的字扩充字扩充：n地址线并联地址线并联n数据线并联数据线并联nOE并并 MEMRWE并并 MEMW CS 地址译码器（高位地址译码器（高位地址译码）的不同输出地址译码）的不同输出（2K8） 2片片 4K8若要加板内总线驱动，若要加板内总线驱动，如何设计？如何设计？7C内存板内存板D0 D7A0 A10WEOED0 D7A1 A11MEMRMEMW6116CS1A0D0 D7A0 A10WEOED8 D15A1 A11MEMRMEMW6116CS1BHE&G138A19A18A17A16A15G2A Y0G2BA14A13A12C

7、BA8086 系统Bus存储器的存储器的位扩充位扩充：n地址线并联地址线并联n数据线：数据线：1号芯片号芯片 D0D72号芯片号芯片 D8D15nOE并并 MEMRWE并并 MEMW CS并联并联 地址译码地址译码（高位地址译码）（高位地址译码）（2K8） 2片片 2K16 bit78BHEA0译码输出译码输出只能对只能对偶地址偶地址进行进行字操作字操作以字节编址以字节编址14n 连接使用连接使用5.2 读写存储器（读写存储器（RAM） 一、静态一、静态RAM（SRAM）nSRAM连接举例连接举例SRAM与与CPU之间连接需要考虑的问题：之间连接需要考虑的问题：l CPU总线的负载能力总线的负

8、载能力SRAM MOS电路电路 直流负载小，考虑电容负载直流负载小，考虑电容负载 选容量大的芯片，可少用几片选容量大的芯片，可少用几片 电路连接简单电路连接简单 功耗低功耗低l CPU时序和存储器的存取速度之间的配合时序和存储器的存取速度之间的配合l 存储器的地址分配和片选存储器的地址分配和片选多片多片SRAM，如何产生片选，如何产生片选l 控制信号的连接控制信号的连接IO/M、RD、WR MEMR、MEMWREADY155.2 读写存储器（读写存储器（RAM） 一、静态一、静态RAM（SRAM）【例例】已知已知8088微处理器时钟为微处理器时钟为4.77MHz，地址延时，地址延时时间时间td

9、a110ns，存储系统各种附加的延时时间，存储系统各种附加的延时时间tD200ns。问：用存取周期为。问：用存取周期为250ns的存储芯片能否的存储芯片能否满足系统要求？满足系统要求？t(R,W) tda tD 3T t(R,W) 3T tda tD3210200110320ns为存储器提供的存取时间为存储器提供的存取时间存储器要求的存取时间为存储器要求的存取时间为250ns 能满足系统要求能满足系统要求168088 CPU 内存读时序T1T2T3T4CLKA19/S6A16/S3A15A8AD7AD0ALEIO/MRDDT/RDEN地址输出地址输出状态输出状态输出地地 址址 输输 出出地址输

10、出地址输出数据输入数据输入获得数据获得数据17n 连接使用连接使用5.2 读写存储器（读写存储器（RAM） 一、静态一、静态RAM（SRAM）n 等待的实现等待的实现存储器芯片速度慢的解决办法：存储器芯片速度慢的解决办法：n 降低降低CPU的时钟频率的时钟频率n 利用利用CPU的的Ready信号信号 插入插入TW【例例】在在8088微机系统中，为了与速度较慢的存储器芯片微机系统中，为了与速度较慢的存储器芯片进行连接，需在存储器读、写周期插入两个等待时进行连接，需在存储器读、写周期插入两个等待时钟周期，设计该等待电路。钟周期，设计该等待电路。18T1T2T3T4CLKMEMR、MEMWTwTwQ

11、1Q2Q3xxx地址、地址、ALE读、写信号读、写信号采样采样Ready采样数据线采样数据线19n SRAM应用应用5.2 读写存储器（读写存储器（RAM） 一、静态一、静态RAM（SRAM）lSYPRESS公司的公司的SRAM芯片：芯片：CY7C1041256K 16 bit存取时间：存取时间：15 ns￥60l比较：比较：ISSI公司的公司的128K8 bit SRAM芯片芯片IS61C1024 12ns￥12520n 概述概述5.2 读写存储器（读写存储器（RAM） 二、动态二、动态RAM（DRAM）nSRAM基本存储单元为一个基本存储单元为一个RS触发器触发器 状态稳定状态稳定由由6个

12、个MOS管构成管构成 集成度集成度、成本、成本由于工艺上的问题，容量不大：由于工艺上的问题，容量不大：128K8bit 12nsnDRAM由一个由一个MOS管（位于栅极上的分布电容）构成管（位于栅极上的分布电容）构成 容量更大，比如：容量更大，比如：64M1，1Gb优点：集成度高，功耗低，单位容量价格低优点：集成度高，功耗低，单位容量价格低缺点：速度慢，需要刷新，连接复杂缺点：速度慢，需要刷新，连接复杂21n 64K1bit DRAM芯片芯片 Intel 2164A5.2 读写存储器（读写存储器（RAM） 二、动态二、动态RAM（DRAM）（1）引线）引线l 地址线复用：利用地址线复用：利用A

13、0A7分两次输入分两次输入 先输入先输入行地址行地址，再输入再输入列地址列地址RAS：行地址选通，兼作片选：行地址选通，兼作片选CAS：列地址选通，兼作数据输出允许：列地址选通，兼作数据输出允许l WE：写允许。：写允许。0：写；：写；1：读：读l DIN：数据输入：数据输入DOUT：数据输出：数据输出DRAM容量大，将所有地址线全部引出不太实际容量大，将所有地址线全部引出不太实际1：DOUT 高阻高阻0：DOUT 输出数据输出数据22n 64K1bit DRAM芯片芯片 Intel 2164A5.2 读写存储器（读写存储器（RAM） 二、动态二、动态RAM（DRAM）（2）工作方式与时序）工

14、作方式与时序l 读操作读操作P152，图，图 5.12l 给行地址给行地址l RASl 给列地址给列地址l CASl 保持保持WE=1，CAS低期间数据输出并保持低期间数据输出并保持23n 64K1bit DRAM芯片芯片 Intel 2164A5.2 读写存储器（读写存储器（RAM） 二、动态二、动态RAM（DRAM）（2）工作方式与时序）工作方式与时序l 写操作写操作P152，图，图 5.13：提前写提前写l 给行地址给行地址l RASl WE ，给写入数据，给写入数据l 给列地址给列地址l CASl WEl RAS、CAS ，撤数据，撤数据读变写操作读变写操作24n 64K1bit DR

15、AM芯片芯片 Intel 2164A5.2 读写存储器（读写存储器（RAM） 二、动态二、动态RAM（DRAM）（2）工作方式与时序）工作方式与时序RASCASWEDIN行地址行地址列地址列地址有效写入数据有效写入数据提前写提前写25n 64K1bit DRAM芯片芯片 Intel 2164A5.2 读写存储器（读写存储器（RAM） 二、动态二、动态RAM（DRAM）（2）工作方式与时序）工作方式与时序RASCASWEDIN行地址行地址列地址列地址有效写入数据有效写入数据DOUT读出数据读出数据读变写操作读变写操作26n 64K1bit DRAM芯片芯片 Intel 2164A5.2 读写存储

16、器（读写存储器（RAM） 二、动态二、动态RAM（DRAM）（3）其它功能）其它功能l 读变写操作（读修改写操作）读变写操作（读修改写操作）在在RAS、CAS有效时，有效时，由由WE控制，先读出，再写入。控制，先读出，再写入。l 页模式操作页模式操作维持维持RAS不变，由连续的不变，由连续的CAS脉冲对不同的列地址脉冲对不同的列地址进行锁存，并读出不同列的信息。进行锁存，并读出不同列的信息。可实现读、写、读变写等操作。可实现读、写、读变写等操作。（RAS宽度有上限）宽度有上限）27n 64K1bit DRAM芯片芯片 Intel 2164A5.2 读写存储器（读写存储器（RAM） 二、动态二、

17、动态RAM（DRAM）（4）刷新）刷新l DRAM必须每隔必须每隔 24ms 刷新刷新一次一次（因为信息存储在电容中）（因为信息存储在电容中）将将DRAM所存放的每一所存放的每一bit信息读出并照原样写入原信息读出并照原样写入原单元的过程。单元的过程。l 刷新由刷新由DRAM内部特殊电路来实现，结合外部刷新内部特殊电路来实现，结合外部刷新时序（时序（P152，图，图5.14），经过），经过128个刷新周期即可完个刷新周期即可完成整个存储体的刷新。（行地址成整个存储体的刷新。（行地址A7不起作用）不起作用）28n PC/XT 中中 DRAM 的连接的连接5.2 读写存储器（读写存储器（RAM）

18、二、动态二、动态RAM（DRAM）P153，图，图5.15、图、图5.16：DRAM控制电路的一种实现方法控制电路的一种实现方法（1）写）写/读读集成集成DRAM控制器控制器用小规模集成电路定时器用小规模集成电路定时器 DMA控制器控制器29图图5.15、图、图5.16：DRAM控制电路的一种实现方法控制电路的一种实现方法（1）写）写/读读MEMW、MEMR有有 效效 数数 据据A15A0RASx 允许允许AddrSelCASx 允许允许D7D0100ns60ns 给行地址给行地址（A7A0） 给列地址给列地址（A15A8）1：CPU正常工作正常工作0：DMADACK0 信号信号3132图图5

19、.15、图、图5.16：DRAM控制电路的一种实现方法控制电路的一种实现方法（2）刷新）刷新DACK“0”CASx“1”RASx 由由 控制控制读读“行地址行地址”，刷新一行。，刷新一行。33n DRAM 在在PC中的应用中的应用5.2 读写存储器（读写存储器（RAM） 二、动态二、动态RAM（DRAM）l 快速页模式快速页模式DRAM保持行地址不变而只改变列地址，可实现更快保持行地址不变而只改变列地址，可实现更快的访问。的访问。快速页模式快速页模式Fast Page Mode（FPM）突发模式访问突发模式访问（486及以后的处理器）：在建立行和列及以后的处理器）：在建立行和列地址之后，使用突

20、发模式，可访问后面地址之后，使用突发模式，可访问后面3个相邻地址，个相邻地址，而不需要额外的而不需要额外的延迟延迟或等待状态。或等待状态。DRAM突发模式访问的表示：突发模式访问的表示：x-y-y-y60ns DRAM：5-3-3-3（66MHz，15ns时钟周期）时钟周期）1995年以前的年以前的486或或Pentiumlatency，选择行列地址选择行列地址34n DRAM 在在PC中的应用中的应用5.2 读写存储器（读写存储器（RAM） 二、动态二、动态RAM（DRAM）l EDO RAM：FPM的改进，的改进，“超页模式超页模式”扩展数据输出（扩展数据输出（ Extended Data

21、 Out ）当内存控制器删除列地址开始下一周期时，芯当内存控制器删除列地址开始下一周期时，芯片数据输出仍未关闭片数据输出仍未关闭 允许下一周期与前一周允许下一周期与前一周期重叠期重叠 每周期节省每周期节省10ns。l突发模式周期：突发模式周期：5-2-2-2（60ns DRAM，66MHz，15ns时钟周期）时钟周期）l需要主板芯片组支持需要主板芯片组支持l1998年年SDRAM出现以前出现以前35n DRAM 在在PC中的应用中的应用5.2 读写存储器（读写存储器（RAM） 二、动态二、动态RAM（DRAM）l SDRAM： 同步同步DRAM，Synchronous DRAM信号与主板时钟同步信号与主板时钟同步l突发模式周期：突发模式周期：5-1-1-1（133MHz，7.5ns时时钟周期）钟周期）l需要主板芯片组支持需要主板芯片组支持lPC66、PC100、PC133规范规范l1998年年2001年年36n DRAM 在在PC中的应用中的应用5.2 读写存储器（