基于FPGA的三相PWM发生器

1、    基于FPGA的三相PWM发生器        许 强 贾正春 时间:2009年05月20日     字 体: 大 中 小        关键词:        摘? 要: 介绍了基于FPGA设计的三相PWM发生器。该发生器具有灵活和可编程等优点,可应用于交流电机驱动用的三

2、相电压源逆变器。实验结果验证了本设计的有效性。关键词:?1 基本原理?FPGA中的基准计数器,用来产生类似模拟电路中的三角波基准,是一个最小计数值为0、最大计数值为周期寄存器中保存的数值、计数方向交替变化的可逆计数器。基准计数器单元在最大计数值时产生一个同步信号SYN,当它有效时将三个脉宽寄存器的数据存入各自的缓冲寄存器,实现双缓冲,使三个脉宽寄存器在SYN无效时可依次由微处理器更新而不影响最终的三相同步关系。同时基准计数器单元产生一个方向信号DIR,可作为微处理器的外部中断源(边缘触发方式),在PWM开关周期的起始点产生中断。?2 内部设计以A相为例,基准计数器由加减计数器构成。加计数和减计

3、数交替执行,计数周期由周期寄存器决定,DIR指示计数方向,同步信号SYN用来加载A相缓冲器。PA是缓冲器与基准计数器的数值比较结果,死区发生器由死区计数器和一些组合逻辑组成,使同相的上下桥臂驱动信号错开一个死区时间,防止功率器件短路。死区时间由死区寄存器决定,最后输出A相上下桥臂驱动信号AH和AL。死区计数器采用饱和计数器,饱和计数器的特性类似于电容的充放电过程,规则为:(1)当输入为0时,如果计数值等于0,则计数值保持不变,否则作减1计数;(2)当输入为1时,如果计数值等于max,则计数值保持不变,否则作加1计数;(3)当输入为1且死区计数器数值为max时,(4)当输入为0且死区计数器数值为

4、0时,AL=1，AH=0，下桥臂导通;(5)当死区计数器数值在0max之间时,AL=0，AH=0，上下桥臂都截止,形成死区。?其中,max等于死区寄存器的数值。? 周期寄存器和脉宽寄存器为14位,死区寄存器为8位,在20MHz时钟下,开关频率为610Hz10MHz， 死区时间为012.8s,脉冲分辨率为50ns。? FPGA采用VHDL硬件描述语言进行设计,下面给出死区发生器的VHDL设计:entity dead is? port(clk，px:in std_logic；? xh，xl:out std_logic；? dead_time:in std_logic_vector(7 downto

5、 0)；? q:inout std_logic_vector(7 downto 0)；end dead；architecture dead of dead isbeginprocess(clk)beginif (clkEVENT and clk=1) then? if (px=1) and (q/=dead_time) then? ? q<=q+1；? elsif (px=0) and (q/=00000000) then ? ? q<=q-1；? end if；? if (px=1) and (q=dead_time) then? ? xh<=1；? else? ? xh&

6、lt;=0；? ? end if；? ? if (px=0) and (q=00000000) then? ? xl<=1；? else? ? xl<=0；? end if；? end if；?end process；end dead；3 试验与结论FPGA采用ACTEL公司反熔丝工艺的42MX16， 应用在所研制的交流主轴驱动器中,图3是其6个基极驱动信号波形。在实际应用中,除PWM外,在同一片FPGA中还设计了光电编码器计数单元、输入脉冲计数器、I/O接口、保护电路、译码器等全部外围数字逻辑电路,它与DSP、A/D芯片和接口电路构成非常简洁的交流电机驱动器的控制部分。采用FGPA构成三相PWM发生器的方案,具有低成本、高灵活性、高集成度、高可靠性等优点。?参考文献1 Blasko V.Analysis of a Hybrid PWM Based on Modified Space-Vector and Triangle-Comparison Methods.? IEEE Trans. on Ind.? Appl. 1997; 33(3):7567642 Chung D W.Unified Voltage Modulation Technique for?Real Time Three-Phase Power Conversion.I