基于QuartusII的(7,4)汉明码的编解码器的设计

1、通信电子线路实验与设计报告JIANGSU TEACHERS UNIVERSITY OF TECHNOLOGY 通信原理课程设计报告 课程设计题目：基于Quartus II的（7,4）汉明码的编解码器的设计 班 级： 学 号： 姓 名： 指导教师姓名： 钱志文 任艳玲 设计地点： 目录序言 2第一章 软件简介 3第二章 工作原理 4第三章 基于Quartus II的（7,4）汉明码的编解码器的设计的仿真实现 3.1仿真方案原理 53.2仿真的功能程序 63.3仿真的结果与分析 7参考文件 10体会与建议 10附录 10序言 汉明（Hamming）码是一种一种能够纠正一位错码或检测两位错码的一种效

2、率较高的线性分组码。本次课程设计的任务就是利用EDA技术在Quartus II软件下用VHDL语言实现（7,4）汉明码的编译码的设计和仿真。从而进一步加深对汉明码编译码原理的理解。 EDA（Electronic Design Automation技术是随着集成电路和计算机技术飞速发展应运而生的一种高级、快速、有效的电子设计电动化工具。目前，VHDL语言已经成为EDA的关键技术之一，VHDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计，支持结构、数据流、行为三种描述形式的混合描述，覆盖面广，抽象能力强，因此在实际应用中越来越广泛。 V

3、HDL语言具有功能强大的语言结构，可用明确的代码描述复杂的控制逻辑设计，并且具有多层次的设计描述功能，支持设计库和可重复使用的原件的生成，近几十年来，EDA技术获得了飞速的发展，它以计算机为平台，根据硬件描述语言VHDL，自动地完成逻辑编译，化简为割、综合及优化，布局布线，仿真直至对特定目标芯片的适配编译，逻辑映射和编程下载等工作，以自顶向下的设计方法，使硬件设计软件化，拜托了传统手工设计的众多缺点，随着EDA技术的深入发展，基于硬件描述语言的方法将由取代传统手工设计方法的趋势。一、Quartus II软件简介 Quartus是Altera公司推出的CPLD/FPGA的开发工具，Quartus

4、提供了完全集成且与电路结构无关的开发环境，具有数字逻辑设计的全部特性。     Quartus 设计软件提供完整的多平台设计环境，可以很轻松地满足特定设计的需要。它是可编程片上系统(SOPC)设计的综合性环境，拥有FPGA 和CPLD设计的所有阶段的解决方案。与其它EDA软件相比较Quartus软件的特点主要包括: 1、 可利用原理图、结构框图、Verilog HDL、AHDL和VHDL完成电路描述,并将其保存为设计实体文件。 2、 芯片(电路)平面布局连线编辑。 3、LogicLock增量设计方法,用户可建立并优化系统,然后添加对原始系统的性

5、能影响较小或无影响的后续模块。 4、功能强大的逻辑综合工具。 5、完备的电路功能仿真与时序逻辑分析。 6、定时/时序分析与关键路径延时分析。 7、可使用SignalTap 逻辑分析工具进行嵌入式的逻辑分析。 8、支持软件源文件的添加和创建,并将它们链接起来生成编程文件。 9、使用组合编译方式可一次完成整体设计流程。 10、自动定位编译错误。 11、高效的期间编程与验证工具。 12、可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件。 13、能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。2、 （7,4）汉明码的编解码器的工作原理2.1汉明码的构造原理

6、线性分组码是一类重要的纠错码，应用很广泛。在（n,k）分组码中，若监督码元是按线性关系模2相加而得到的，则称其为线性分组码。 现在以（7,4）分组码为例来说明线性分组码的特点。设气码字为A=【a6,a5,a4,a3,a2,a1,a0】，前4位是信息元，后3位是监督元，可用下列线性方程组来描述该分组码产生监督元： 显然，这3个方程式线性无关的。代入上述公式可得（7,4）码的全部码组，如表1所示。信息位a6a5a4a3监督位a2a1a0信息位a6a5a4a3监督位a2a1a000000001000111000101110011000010101101001000111101011001010011

7、01100001010110111010100110011111010001110001111111 表1 （7,4）汉明码的全部码组由上表可知：（7,4）汉明码的最小码距d0=3，它能纠正1位错或检2位错。由此可见，汉明码是能够纠正单个错误的线性分组码，其特点是：最小码距d0=3，码长n与监督位r满足关系式：2r-1>=n,说明上述所说的（7,4）线性分组码就是汉明码。同时，由于码率k/n=(n-r)/n=1-r/n，故当n很大和r很小时，码率接近1，可见：汉明码是一种高效码。2.2校正子（伴随式）S校正子与错码位置的关系，如表2所示S1S2S3错码位置S1S2S3错码位置001a01

8、01a4010a1110a5100a2111a6011a3000无错 表2 校正子与错码位置由上表可知：当S=001时，则出错在0位；当S=010时，则出错在1位；当S=100时，则出错在2位；当S=011时，则出错在3位；当S=101时，则出错在4位；当S=110时，则出错在5位；当S=111时，则出错在6位；当S=000时，则无错。2.3（7,4）汉明码的编解码器的工作原理编码：将输入的4位信息码编成7位汉明码，即加入3位监督位。解码：输入7位汉明码翻译成4位信息码，并且能纠正其中可能出现的一个错误。3、 基于Quartus II的（7,4）汉明码的编解码器的设计的仿真实现3.1 仿真方案

9、原理编码器的设计流程图如下： 开始 输入信息码a3a2a1a0 编出监督位b2b1b0 输出（7,4）汉明码 b6b5b4b3b2b1b0 结束(7,4)汉明码的编码就是将输入的四位信息码编成七位的汉明码，即加入三位监督位。 根据式A = a6 a5 a4 a3 ·G可知，信息码与生成矩阵G的乘积就是编好以后 的(7,4)汉明码，而生成矩阵G又是已知的，可以得出如下方程组 a6=a6 a5=a5 a4=a4 a3=a3 a2=a6+a5+a4 a1=a6+a5+a3 a0=a6+a4+a3 （此处+即为异或）， 就可以编出编码程序了。解码器的设计流程图如下： 开始 译码输入7位码 算

10、出校正子s2s1s0校正子s2s1s0为0？YN 纠正出错的位 输出4位信息码 结束解码器算出校正子S与（7,4）汉明码之间的关系：S2=a6+a5+a4+a2;S1=a6+a5+a3+a1;S0=a6+a4+a3+a0;(此处+为异或)3.2仿真的功能程序 编码器的主要功能程序介绍：输入信息码a3a2a1a0，输出(7,4)汉明码b6b5b4b3b2b1b0。 首先，输入信息码a3a2a1a0，即使用以下语句：port(a:in std_logic_vector(3 downto 0);监督位与信息码之间的对应关系，使用异或运算，即：

11、0;b(2)<=a(3) xor a(2) xor a(1); b(1)<=a(3) xor a(2) xor a(0); b(0)<=a(3) xor a(1) xor a(0); 最后，将算好的监督位与原来输入的信息码一起输出，这样，编码程序就算完成了。解码器的主要功能程序介绍：首先，输入7位汉明码a6a5a4a3a2a1a0，用以下语句来实现： port(a:in std_logic_vector(6 downto 0); 然后，根

12、据这7位码a6a5a4a3a2a1a0，计算校正子s2s1s0的值，校正子S与(7,4)汉明码各位之间的关系，即ss(2):=a(6) xor a(5) xor a(4) xor a(2); ss(1):=a(6) xor a(5) xor a(3) xor a(1); ss(0):=a(6) xor a(4) xor a(3) xor a(0); 第三，要判定校正子与0的关系，使用if语句，若等于0，则表示没有错误；若不为0，则表示其中有一位出错。可以得到校正子S与错码位置之间的关系，才用 case语句，编写程序如下：when "001" =>bb(0):= not

13、 bb(0);c<="000" when "010" =>bb(1):= not bb(1);c<="001"when "100" =>bb(2):=not bb(2);c<="010" when "011" =>bb(3):=not bb(3);c<="011" when "101" =>bb(4):=not bb(4);c<="100"when "1

14、10" =>bb(5):=not bb(5);c<="101" when "111" =>bb(6):=not bb(6);c<="110" 上述程序中，bb是变量，存放的是输入7位汉明码a6a5a4a3a2a1a0，当S="001"，时，表示a0出错，则只需将这一位的值取反，然后再送给输出。a1、a2、a3、 a4、a5、a6出错的原理也是一样的。最后，将没有错误的(7,4)汉明码或已经纠正1个错误的(7,4)汉明码输出，这样译码程序就完成了。为了方便阅读波形，加入输出了校正子S

15、和错误位数C。若第0位（a0）出错，则C输出0， 依次类推；若无错，则输出7。3.3 仿真的结果与分析编码器：建好波形文件，设置好输入信息码a3a2a1a0的初始值，点击，进行波形仿真,出现如下波形：图3-1 编码器的仿真波形图解码器：（1）、如果按照表1中的（7,4）汉明码的全部码组来设计输出，此时全是正确的码组，得出下面的仿真波形图：图3-2 正确的解码器的仿真波形图（2） 、随便改一个错误的码，比如将正确的0000000改成0100000，此时得出以下的仿真波形图：图3-3 随便改一个错误的码的仿真波形图由上图可知，当输出为0100000时，根据校正子S与错码位置的关系表2可得，a5出错

16、，此时校正子为110。(3)、将a6低电平设置成高电平，来检验校正子的错误码，其仿真波形图如下：图3-4 纠正一位错误码的仿真波形图由上图可知，a为输出7位汉明码，与表1不同的是，a6全部变成高电平，此时b纠正高四位的汉明码，c为出错的位数，s为校正子。参考文件1 通信原理 樊昌信、曹丽娜，国防工业出版社，20122 通信系统实验与设计指导书 电信学院通信原理课程组3 VHDL硬件描述语言 辛春艳，国防工业出版社，2002体会与建议经历了为期1周的通信原理课程设计结束了，体会和收益颇多.这次课程设计的题目是基于Quartus ii的（7,4）汉明码的编解码器的设计，钱老师在分布题目的时候，就说

17、出了这个题目的重要点与要注意的地方。但是一开始还是有点手足无措，毕竟上学期的通信原理学得不是很好，还有以前的Quartus软件的VHDL语言也遗忘了许多，去网上和图书馆查阅了许多资料。终于领会了（7,4）汉明码的编解码的原理，方法和本次课程设计需要实现的基于VHDL的汉明码的编解码方案。同时，在设计的过程中，也遇到了许多问题，比如在解码的问题上，因为变量的增多，所以就显得更加难了。但是在最后老师验收的时候，因为我是将编码和解码分开来设计的，而老师要求在一个程序中显示出来。但由于时间限制，结果就没有继续探讨。同时老师提出的加分题在纠错方面也没有设计出来。希望以后可以多多改善，学习更多的知识。附录

18、编码器源程序：library ieee;use ieee.std_logic_unsigned.all;use ieee.std_logic_1164.all;entity bm isport(a:in std_logic_vector(3 downto 0); b:out std_logic_vector(6 downto 0);end bm;architecture one of bm isbeginb(6)<=a(3);b(5)<=a(2);b(4)<=a(1);b(3)<=a(0);b(2)<=a(3) xor a(2) xor a(1);b(1)<

19、=a(3) xor a(2) xor a(0);b(0)<=a(3) xor a(1) xor a(0);end;解码器源程序：library ieee;use ieee.std_logic_1164.all; entity jm isport(a:in std_logic_vector(6 downto 0);s:out std_logic_vector(2 downto 0);b:out std_logic_vector(3 downto 0);c:out std_logic_vector(2 downto 0);end;architecture one of jm is beginprocess(a)variable ss:std_logic_vector(2 downto 0);variable bb:std_logic_vector(6 downto 0);begin ss(2):=a(6) xor a(5) xor a(4) xor a(2); ss(1):=a(6) xor a(5) xor a(3) xor a(1); ss(0):=a(6) xor a(4) xor a(3) xor a(0); bb:=a; if ss> "0