值ECL基本触发器电路的设计与仿真（Word）

1、目录摘要2Abstract3第1章4绪论41.1多值ECL逻辑电路设计的研究意义41.2 ECL电路及三值ECL触发器的研究现状5第二章72.1开关信号理论72.1.1开关变量和开关代数72.1.2信号变量和信号代数72.1.3.结联运算82.1.4.联结运算92.2差动电流开关理论92.3ECL电路的互补对偶特性10第三章123.1普通ECL电路123.2差分ECL电路143.3修正反馈ECL电路(MFECL)153.4直接比较ECL电路16第四章184.1传统锁存器设计方法184.2互补对偶结构的锁存器开关级设计194.2.1.D型锁存器电路中的串联结构194.2.2.D型锁存器电路中的并

2、联结构204.3锁存器的电路结构204.3.1互补对偶型204.3.2直接比较型21第五章235.1三值主从存储型触发器235.1.1电路结构235.1.2直接比较型电路结构245.2三值时钟竞争型触发器275.2.1电路结构275.2.2直接比较型电路结构及模拟结构分析28致 谢31参考文献321 / 42摘要论文主要对发射极耦合逻辑电路的特性、结构展开了理论研究，并对三值ECL基本触发器进行了电路的设计与仿真。在ECL电路特性部分，论文概要叙述了以多值ECL电路开关级设计的为理论基础，并从ECL电路特有的互补对偶特性出发，指出了分析了晶体管对的两个开关变量的不独立性及互补对偶特性。在ECL

3、电路结构部分，首先介绍了ECL电路的改进和发展，分别对普通ECL电路、差分ECL电路、修正反馈ECL(MFECL)电路的电路结构特点、性能特点进行做了简单的介绍和分析。在差分ECL电路以及MFECL电路的基础上提出了适合三值ECL电路设计的直接比较型ECL电路，直接比较型ECL该电路是三值逻辑ECL电路中的反馈型差分ECL电路，它是一种反馈型电路，具有差分ECL电路和修正反馈发射极耦合逻辑(MFECL)电路的优点。在ECL电路的互补对偶特性和直接比较型ECL电路基础上，我们用以开关级理论为基础设计出了几种三值ECL基本触发器。首先设计出了三值ECL直接比较型D型锁存器、。接着设计出了两种三值一

4、次操作型触发器:一为三值主从存储型触发器，二为三值时钟竞争型触发器，并对电路进行仿真，验证了电路的正确性。AbstractThe character and structure of ECL circuits were analyzed ,basic flip-flop of ternary Logic ECL circuit were designed and simulated.In the section about character ,this dissertation introduced the theory of switch-signal of ECL.circuist,EC

5、L ternary D flip-latch with complementary-coupling structure was designed.It also indicated the two switch variables of Differential Pair are correlationl and possessed complementary-coupling aharacteristic.In the section about circuits structure,this dissertation introduced the development and ipmp

6、rovement of ECL circuits: common ECL,differential ECL and modify feedback ECL circuits.Their structure character and performance were analyzed，Based on the differential ECL and modify feedback ECL circuits ,direct-comparativist ECL circuit was proceed.Its a feedback ciruits that have strongpoint of

7、differential ECL and modify feedback ECL circuits.Based on the complementary-coupling characteristic of ECL circuits and direct-comparativist ECL circuit, ECL temary basic flip-latch were desinged in switch level.First,direct-comparativist ECL temary D flip-latch with complementary-coupling structur

8、e was desinged.Ternary principal and subordinate fllip-latch and clock competition flip-latch with complementary-coupling structure based on direct-comparativist ECL was also designed 第一章绪论ECL电路是一种非饱和型数字集成电路，由于消除了限制速度提高的晶体管存储时间，因此可以获得很高的工作速度，是一种高速的双极型逻辑电路，它具有扇出系数大、线性运算功能强的优点，从而使得它在高速信息处理系统中得到了广泛的应用。

9、在超高速数字系统中，与其它集成电路相比，发射极耦合逻辑(ECL)集成电路可谓佼佼者，它已成为当代高速电子计算机中的重要组成元器件。从70年代起，多值信号及处理多值信号的多值逻辑电路一直是国际上受到关注的课题，对它的研究工作取得了很大的进展。多值信号可以提高传输线与集成电路的信息密度与处理信息的能力，发射极耦合逻辑(ECL)电路作为最快的双极型电路，与多值逻辑的结合应用研究一直受到重视。本章将首先简单阐述ECL电路多值逻辑设计的研究意义、研究动向、研究现状。1.1多值ECL逻辑电路设计的研究意义近20年内CMOS电路得到了惊人的发展，并占据了大部分的应用场合。CMOS电路的特点和优势在于它的高集

10、成度、低功耗。相应的，CMOS电路的一个重要弱点是它的速度相对较慢，驱动能力弱。而这些正是ECL电路的强项速度高、驱动能力大。因此，在要求高速大驱动的场合，CMOS电路的应用受到限制，ECL电路得到应用。如高速数据传输、高速存储器、光接口、高速开关与无线通信、高速计算机等。ECL电路与CMOS电路相比，具有四个优点:(1)研究表明，实现同样的逻辑功能，ECL电路用的门数几乎是静态CMOS电路所用门数的一半。(2)ECL电路中开关电流在差分对的二个晶体管间的转换比CMOS电路中电压变换快得多，这对电路的逻辑转换很重要。(3)ECL电路的输出电压摆幅比CMOS电路小得多，这对信号周期与信号在电路间

11、传输时间相当时，显得尤为重要。同时，摆幅的减小，对于降低电路的动态功耗也是有利的。(4)ECL电路中，组成差分对的二个晶体管分别工作于截止和线性区，且其电路输出摆幅又较电源电压小得多，因而其功耗主要是直流功耗，它不随电路的工作频率提高而增加。CMOS电路刚好相反，它的静态功耗较小，其动态功耗则较大，并会随着工作频率提高而增加。因此，在工作频率越过一定值后，ECL电路的功耗低于CMOS电路的功耗。多值逻辑是指一切逻辑值的取值数大于二的逻辑。多值逻辑在电子科学技术中的应用，目前还远没有二值逻辑那么普遍，其主要原因，一是二值逻辑无论在理论上或实践上均己成熟，二是多值逻辑电路的实现比二值逻辑电路困难。

12、但是由于多值逻辑有着许多独特的功能和广泛的应用前景，越来越受到国际学术界的注视，多值逻辑的优势在于:(1)多值逻辑的结构形式远比二值逻辑多姿多彩，可以更好地解决用二值逻辑不易解决的问题。(2)多值逻辑数字系统地信息密度高。当这种数字系统用大规模或超大规模集成电路实现是时可以大大节省集成电路的基片面积，大规模集成电路的封装密度将得到提高。(3)大规模、超大规模集成电路发展中的一个现实问题是集成电路功能日益增强而体积却日趋缩小。一般来说，前者要求增加引线数，后者则要求减少引线数。这一矛盾严重的影响集成电路的发展。二值逻辑已很难解决这一问题，而多值逻辑却能很好低解决这一问题。(4)相对二值逻辑，应用

13、多值逻辑的硬件系统中，相互连接的复杂性降低，单位面积的数据处理能力增强，外部信号变换容易，因此硬件系统的复杂性将降低。1.2 ECL电路及三值ECL触发器的研究现状随着大型高速数字系统的发展，ECL电路的应用也日趋广泛。为了适应各种数字系统的需要，人们在普通ECL电路的基础上进行了多方向的研究，归纳起来有三大类:：一类是仍保持普通ECL电路的逻辑摆幅和电源电压，就温度、速度及其它方面的性能进行改进。有对参考源电路和恒流源电路的改进:有基本逻辑门电路中的温度补偿结构:有驱动重负载ECL门电路等都属此类。另一类是简化电路结构，降低逻辑摆幅和电源电压，降低功耗，提高电路的封装密度和速度，以适应高速、

14、低功耗、大规模集成方面的需要。其中又分为以下几类:(l).对工艺改进。(2).对驱动电路改进，降低电源电压，实现在较小的驱动电流下提高ECL电路的速度。低压参考源及低压恒流源属于此类。(3).简化电路结构，减少逻辑摆幅。如E2CL电路，把输出射极跟随器移到输入端，减少射极跟随器的数量，可达到提高数度、降低功耗的目的。STL电路、NTL电路、FECL、EFL电路都属此类。(4).对电路结构进行变换，如串联开关变换成并联开关的技术，使ECL电路适合于低电源电压下工作。第三类是多值ECL电路的研究。以上两类都是ECL电路本身的研究状况，而多值ECL电路是ECL电路研究的一个重要分支和发展。近年来，多

15、值逻辑的发展趋向主要为四个方面:1.理论研究的范围广泛，并各向纵深发展。从最早对哲学、形式逻辑、代数理论的研究，发展到目前多开关理论、逻辑设计和工程应用等的研究。由于它是一种比二值逻辑更为普遍的逻辑系统，其在理论上的难度自然更高，目前还有许多领域有待进一步开拓。2.随着多值逻辑研究的不断深入，多值电路的发展非常迅速，实验室试制成功的及正式投放市场的多值电路不胜枚举，其中已有不少多值器件进入实用阶段。例如I2L及ECL四值全加器、乘法器及计数器。3.对多值逻辑的应用研究其范围也日益扩大。多值与二值混合系统的研究、多值数字系统的研究、以及在二值数字系统中采用多值逻辑技术时其中的重点方向。4.和二值

16、逻辑一样，多值电路研究中的一个重要课题是提高速度、降低功耗。其中发射极耦合逻辑(ECL)由于是一种最快的双极型电路而受到重视。由于多值信号能携带更多的信息量比二值信号具有明显的优越性，并且提高信息携带量后也相应提高了空间或时间的利用率。由Richards的成本公式计算的结果表明2，3，4值是较好的选择，而三值可能是最好的选择会导致最简单的电路结构。所以三值ECL电路的研究是极具意义和前景的。由文献提出的适合于ECL数字电路开关级设计的差动开关理论，对组合电路已经实现了到开关级的设计。近年来，人们对三值ECL触发器及时序电路也进行了多方向的研究:有对低功耗触发器的研究、对触发器电路结构改进的研究

17、以及对触发器电路速度的研究。然而，对三值ECL触发器的研究总体还停留在门级阶段，没有深入的系统的开关级研究。这一章我们主要是介绍了ECL电路的产生背景，以及它的研究意义，还有它的研究现状。也谈到了它将来的发展前景。第二章差动电流开关理论及ECL电路的互补对偶特性这一章简单的介绍多值ECL电路开关级设计的理论基础-差动电流开关理论。并从ECL电路特有的互补对偶特性出发，指出晶体管对的两个开关变量的不独立性及互补对偶特性。2.1开关信号理论传统的数字电路设计都是以门电路作为基本构造单元的，但研究表明最好的电路设计应该是以管子作为基本单元，即管子级设计，也称为开关级设计。开关信号理论既是指导数字电路

18、开关级设计的电路设计新理论，在这一理论中区分了电路中的二类变量:开关变量和信号变量。对应地分别建立了开关代数和信号代数系统，这二类代数系统又可以用二类结联运算互相联结。2.1.1开关变量和开关代数用，表示开关变量，取其值为开关的通断二个状态，用T、F表示它用于描写电路中晶体管开关元件的通与断二种相反状态。与开关变量有关的基本运算为与、或、非，它们定义如下:与运算： （2.1.1）或运算： （2.1.2）非运算： (2.1.3)与、或运算分别描写开关串联、并联，非运算描写二种开关状态的相反关系。由此建立的代数系统即为传统的开关代数。2.1.2信号变量和信号代数用x，y，z表示信号变量，它们取值为

19、0，1，2，m-1，用于表示电路中m种电学信号，它们有明确的数值意义，可以进行比较。电路对数字信号的检测是通过输入信号与阈值比较来作出的，检测阈居于相邻的二种信号值之间，并记为t，t取0.5，1.5，m-1.5，即存在m-1个检测阈。与信号变量有关的基本运算为取小，取大，及文字运算。它们的定义如下:取小运算： （2.1.4）取大运算： （2.1.5）文字运算： （2.1.6）由以上三种基本运算建立的代数系统称为信号代数，此外尚可引入补运算:补运算： （2.1.7）式中“-”为算术减运算。由于数字电路中元件的开关状态与信号之间相互联系、相互作用，因此，开关代数与信号代数之间存在着结联运算，用于描

20、写开关与信号之间的相互作用。2.1.3.结联运算它描写信号控制元件开关状态的物理过程。这里引入二种阈比较运算。高阈运算： (2.1.8)低阈运算： (2.1.9)与阈运算有关的主要性质有: (2.1.10) (2.1.11) (2.1.12) (2.1.13) (2.1.14) (2.1.15)(2.1.15)式为换阈公式，不仅阈值t换了位置，且可取任意值。2.1.4.联结运算它描写元件的开关状态控制信号的传输与形成过程。由于它与具体电路族中开关元件控制信号的传输与形成的物理过程有关，因此要按不同的电路族进行讨论。本文将只讨论ECL电路族的差动电流开关理论。2.2差动电流开关理论根据ECL电路

21、工作特点，适合于ECL数字电路开关级设计的结联运算，可定义为差动开关运算。差动开关运算： （2.2.1）与差动开关运算有关的性质主要有:重复律： （2.2.2）串联控制律： （2.2.3）取小运算: （2.2.4）与取小运算有关的主要公式为: （2.2.5） （2.2.6）取大运算: （2.2.7）与取大运算有关的主要公式为: （2.2.8） （2.2.9）电流开关运算: （2.2.10）限加运算: （2.2.11）这里&表示算术和。根据上述运算定义和性质，任意多值函数可有其规范展开式。一单变量三值函数为例，其差动开关运算展开式为: （2.2.12）因为上式各项是彼此分离的，所以式中取

22、大运算U可用限加运算或求和运算&代替，如式(2.2.13)，(2.2.14)式所示。 （2.2.13） （2.2.14）用反演的方法和DeMorgna定理对(3.2.12)式作用，得到以下规范展开: （2.2.15）2.3ECL电路的互补对偶特性差动晶体管对是ECL电路的最基本元素，由于差动晶体管对似一个单刀双掷电流开关，它的开关状态由输入信号与参考电平的比较决定，因而差动电流开关理论是适合ECL电路开关级设计的。晶体管对两个管子的开关状态非关即开，始终处于一个互补对偶的状态，所以从逻辑角度来说，ECL电路是一个互补逻辑类型，这是ECL电路其中一个最有用的特性。基于这个特性，在组合电路

23、中的研究表明，实现同样的逻辑功能，ECL电路用的门数几乎是静态CMOS电路所用门数的一半。因此在时序电路的研究中，我们也应充分利用ECL电路的互补对偶特性，来实现基本触发器电路的最优化和最简化。描述ECL电路的开关变量与三值信号变量相互关系的差动电流开关运算如下式: （2.3.1）上式中a为开关变量，它有两种值:开即晶体管导通(用T表示)，关即晶体管截止(用F表示)。x则为三值信号变量。每一个差动晶体管对始终处在一个导通一个截至的状态，即一开一关的状态，如果用和分别表示一个晶体管对的两个耦合三极管的开关状态，那么如果=T，则=F:如果=F，则=T。所以我们从晶体管对这一个整体出发来描述它的差动

24、电流开关运算如下: (2.3.2)式子(2.3.2)用两个开关变量组成的数列，来表示ECL电路中最基本单元晶体管对的开关变量。式(2.3.2)表示出了晶体管对的输出始终处于互补对偶状态。由式(2.3.2)也可以看出，晶体管对的两个开关变量，是不独立的，每个开关变量都存在和它互补对偶的开关变量。开关变量存在一个互补对偶的开关变量为，相应地，开关变量刀存在一个互补对偶的开关变量为。在每一对最基本的差分管子对中都是如此。基于ECL电路的互补对偶特性，我们在对ECL电路的开关级设计中，应用互补对偶结构。每一个晶体管对的集电极输出是互补对偶的，所以应用互补对偶结构的ECL电路的输出也是互补对偶的。第三章

25、ECL电路在正常工作状态下，晶体管是工作于线性区或截至区的。这一点与饱和型逻辑电路有着根本的区别，因此我们称ECL集成电路为非饱和型逻辑电路。对于这种电路，不存在基区和集电区少数载流子的存贮现象，因此，也就不存在由此而引起的存贮延迟时间。另外，由于晶体管工作是不进入饱和状态，集电结始终处于反向偏置，这就大大减少了晶体管的集电结电容(主要是扩散电容)，缩短电路的充放时间，这就是ECL电路能进入超高速领域的主要原因。对于ECL电路来说，晶体管工作在截止和线性放大区，是一种非饱和型电路。普通ECL电路的基本结构中，管子对中始终有一个三极管导通，一个三极管截止。三极管的工作状态是由加在它三端的电压决定

26、的，只要有适当的值使它的集点结和发射结处在正偏或反偏状态就可以实现它的任意工作状态，状态关系如表3.1。工作状态发射结集电结截止反偏反偏正向导通正偏反偏反向导通反偏正偏饱和正偏正偏表3.1三极管的工作状态由于定偏压管的基极接恒定的参考源(VBB)，而门管的基极(输入端)所接受的逻辑电平变化量(即逻辑摆幅)相对于饱和型逻辑电路来说也较小，故电路中的晶体管可以认为是工作于类共基极连接方式。3.1普通ECL电路最基本的ECL门结构如图2.1.1所示:它由一个由偏置网络产生的一个参考电平Vref、一个差分对管Q1，-Q2和一对射极跟随器输出级(Q3、Q4)组成。基本ECL门的一个很有用的特性是它是一个

27、互补逻辑系统。它的工作原理介绍如下: 图3.1.1ECL门的基本结构 图3.1.2双输入ECL或/或非门(正逻辑)电路的输入信号Vin与参考电平Vref分别输入到差动晶体管对(Q1,-Q2)的基极。如果Vin>Vref，则左管Ql(信号侧)导通，右管Q2(参考侧)截止;如Vin<Vref，则二管的开关状态互换。由此可见该差动晶体管对似一个单刀双掷电流开关，它的开关状态由输入信号Vin与参考电平Vref的比较决定。这两个晶体管的射极共接一个电流源IEE，此电流或随着左管Q1导通在它的集电极电阻上产生压降IEERc，或随着右管Q2导通在它的集电极电阻上产生压降IEERc。这样，二管集电

28、极的输出一电压VC1、VC2为二值信号(VCC，VCC-IEERC)。为了使这一输出信号不受电源波动的影响，我们取VCC=0(接地)，因此ECL电路总是采用负电源VEE。现在VC1、VC2为二值信号(0，-IEERC)。然而这一信号不能直接作后级电路的输入信号。Smiht指出，为了使晶体管不进入饱和状态，差动电流开关的最高输入电压不能高于集电极的最低输出电压。如图3.1.1所示的差动电流开关中，Vin输入的最高电平值不能大于VC1，因此在输出后要增设一个射极跟随器，对VC1、VC2作电平移动使输出电压Vout1、Vout2能直接作为后级电路的输入信号。从逻辑功能分析，不管采用适合ECL电路的负

29、逻辑还是采用传统讨论中的正逻辑，图3.1.1中的ECL门的基本结构都实现反相器和整形器的功能。ECL电路中，对正逻辑来说，两个晶体管的互相并联可以实现相或的功能，相应的对与负逻辑来说，可以实现相与的功能。这是ECL电路的另外一个重要的特性。如图3.1.2所示:在ECL基本结构中的输入端并联连接一个晶体管，那么对于正逻辑来说，它可以实现或/或非功能。分析如下:A、B两个输入端任意一个为高电平就会使VC1变为低电平，那么C点可实现或非功能。由ECL电路的互补逻辑特性，D点则可实现或功能。两逻辑式子如下: 对负逻辑而言，则: 3.2差分ECL电路最基本的差分ECL门结构如图3.2.1所示:它由一对互

30、补输入(Vin、Vin)、一个差分对管Q1-Q2和一对射极跟随器输出级(Q3、Q4)组成。普通ECL门结构的差分对管一端连接输入信号，另一端连接参考电平，而差分ECL电路结构中，图3.2.1差分ECL电路基本结构参考电平信号用输入信号的相反电平信号代替，如图3.2.1所示。这可以看成对普通ECL电路结构的一种简单的修正。这样一个电路结构可以缩小过渡区。当一端输入增大，另一端的输入则下降。我们可以观测到差分对管两端的输入电平差是普通ECL电路的两倍。对于反相器/缓冲器VIH和VIL的第一级推导可以确定这个观测。电流开关的左分支和右分支的电流比的表达式如方程(3.2.1)。 （3.2.1）电流比是

31、一个信号和反信号之差的指数函数，假设反信号以同样的比率改变的话，这个信号和反信号之差是普通ECL电路中信号和固定参考电平差的两倍。用VIH和VIL两者选一的定义(Ic=1%或99%IEE，相应地)，传输区域的宽度可以如下式(3.2.2)计算： (3.22)如预期的，我们得到了一个降低了两倍的因子相对于单端输入普通ECL电路结构。继而与允许我们降低电平摆副。我们可以做到200mV的电压摆副值。3.3修正反馈ECL电路(MFECL)普通的ECL门电路工作时需要参考源。参考源的存在将要增加电路的元件和损耗，而且参考源本身就是一个干扰源，故参考源对ECL电路集成度和稳定性的提高都是不利的。因此，不少人

32、在减免参考源方面想了很多办法。FECL是一种简化参考源的ECL电路，该电路是利用ECL电路本身的输出电压作为参考源电压，所以称为反馈ECL电路，简称FECL。FECL门电路如图3.3.1a所示。因为利用输入晶体管的集电极电压VC作为参考源VBB，故VBB。是随门输入信号而变的，这种参考源称为正反馈浮动参考源。很明显，这种电路把参考源简化为一根线，而且不占引线端，实际上相当于把外加参考源电路取消了。为了使电路能稳定可靠的工作，需要对反馈量加以控制。实验证明，当把电路得逻辑摆副VL减少至几百毫伏时，电路就能可靠地进行工作，输出信号可直接驱动下一级，而且只要适当选择电阻RC，在电源电压降为-2V左右

33、时，可获得较宽得驱动电流范围。 图3.3.1FECL电路基本结构和MFECL电路基本结构从FECL电路的结构来看，电路的输出端均包含一个集电极电阻RC，当电路级联使用时，RC可以被看成下一级电路的输入小电阻，它起着抵消输入阻抗的负阻部分的作用，因此可以防止电路负阻震荡的发生。3.4直接比较ECL电路从以上的分析我们知道了MFECL以及差分ECL电路对于普通ECL电路的性能和结构的优势，所以在多值ECL电路设计中，我们提出了直接比较ECL电路。直接比较ECL电路是指在多值ECL电路设计中应用MFECL电路思想的一种基于多阈值晶体管的多值ECL电路结构类型。我们知道H.Dunderdale于196

34、9年首次研究了三值ECL电路的设计，它早于其他多值逻辑电路族的讨论，这是因为ECL电路中检测阈电平可以用设置参考电平的方法简单地实现多阈设置。在ECL电路中三值信号地生成也非常容易。因为输出信号是通过晶体管地电流在集电极电阻上形成的，因此只要控制电流或电阻，便可获得多种输出信号值。我们先来分析普通多值ECL电路的设计，以三值整形反相器为例。整形反相器的的开关函数表示如式3.4.1所示。由式3.4.1我们可以得到它的电路结构，如图3.4.1所示。 （3.4.1）图3.4.1三值整形反相器图中在输出端接有两级射极跟随器，它们具有四个功能:1.用两个NP结对输入输出电平进行移位以使组成电流开关的晶体

35、管在基极信号为0，集电极信号为2时不进入饱和状态。2.发射极并接可实现取小运算 (即线与)。3.增大输入阻抗，减少输出阻抗，从而使电路具有很强的负载能力。4.由于输入管为射极跟随器，它们的集电极都直接接地，所以输入管隔离岛结电容C5二端的电压维持为VEE并且不随电路工作状态而变化，同时又减少了电路的输入电容，这样就消除了隔离结电容和减少可集电结电容对传输延迟时间的影响，从而有利于进一步提高电路的开关速度。在普通多值ECL电路的设计中，参考电平的多阈设置是由参考源电路产生几个固定的电压。如图3.4.1中的两级参考电平0.5、1.5，它们对应的电压值分别是(-1.0V，-1.4V)，由对源电压的分

36、压而得到。我们应用修正反馈ECL(MFECL)电路的以反馈信号替代参考电平的思想，得到了如图3.4.2所示的直接比较型的三值整形反相器的设计，此设计电路结构与普通ECL电路的设计类似，我们可以把直接比较型的ECL电路看成是对普通ECL电路的一种修正。图3.4.2直接比较型三值整形反相器第四章这一章我们简单介绍传统的锁存器设计方法，并应用ECL的互补对偶特性思想以及电流信号开关级理论来设计一种新型的三值ECL锁存器。本章还给出了改进的直接比较型三值ECL锁存器的电路结构。4.1传统锁存器设计方法传统的三值D型锁存器设计方法有两种:一是基于RS基本触发器添加外围电路构成的型锁存器，如图4.1.1所

37、示;二是应用1一of一2数据选择器的D型锁存器,如图4.1.2所示，它有两种形式。构成基于RS基本触发器的D存器结构中的基本门除了文字电路外，均为二值门电路，是三轨二值输出;型锁构成应用1一of一2数据选择器的D型锁存器结构中的基本门均为三值门电路，是单轨图4.1.1基于Rs基本触发器的D型锁存器三值输出。后者在形式上较前者要简单的多，但是三值门电路较二值门电路的电路结构相对复杂。所以不同的电路利用这两种方法设计的D型锁存器的电路简易程度不同。由于对于CMOS电路和I2L电路都有结构非常简单，但却无整形功能的1一of一2数据选择器设计，所以应用CMOS电路或I2L电路传输门组成的三值D型锁存器

38、具有特别简单的电路结构。然而，利用这两种传统方法设计的ECL三值D型锁存器的电路结构是比较复杂的，不能体现ECL电路特有的性质。而且这两种传统方法的设计思想都是以门为结构单元，并未上升到以晶体管开关元件为结构单元的开关级逻辑设计。 图4.1.2应用1一of一2数据选择器的D型锁存器的两种形式本章将针对ECL电路，基于它的互补对偶特性，提出了一种新型三值D型锁存器结构，这种结构主要由置数电路和保持电路以互补对偶形式构成。这种新型结构是以晶体管开关元件为结构单元的开关级逻辑设计。我们称这种新颖的实现D型锁存器的方式为互补对偶结构的ECL三值D型锁存器。这种新型结构比两种传统结构具有更简单的电路。基

39、于互补对偶特性，这种新型结构的输出系统是互补的双轨三值输出系统。4.2互补对偶结构的锁存器开关级设计4.2.1.D型锁存器电路中的串联结构由于通过差动晶体管的电流信号越大集电极输出电压越低这个特性，在下面的ECL电路的逻辑讨论里，我们都采用适合它的负逻辑。作为时序电路的基本元件，D型锁存器的两个最基本功能结构一为置数结构，它能接受预置信号，使能置于一个特定的状态(0，1，或2);二为保持结构，它具有存储信号的能力，即外界作用消失后它仍能保持原有的输出信号不变。D型锁存器的次态方程为: (4.2.1)式4.2.1中CP05和05CP是一对互补对偶的两个开关变量，Q和D分别为保持电路和置数电路。在

40、ECL电路的开关级设计中，电路的串联结构可以实现控制作用。由式4.2.1可知置数结构和保持结构是在时钟信号CP的控制下轮流工作的。所以，时钟信号CP的两个互补对偶的开关变量对置数电路和保持电路的串联结构可构成互补对偶结构的时钟控制电路。4.2.2.D型锁存器电路中的并联结构在ECL电路的开关级设计中，采用电流信号容易相加的特点，可应用电阻网络实现线性求和，即电路的并联结构可实现线加。时序电路能保持前一个状态的实质内涵是信号的反馈，所以保持结构和置数结构在电路形式上的本质区别是输入信号的不同，置数结构的输入是外部输入，而保持结构的输入则是电路本身的输出。在ECL三值电路中，最简单的置数结构和保持

41、结构都可以用一个开关级设计的整形反相器实现。整形反相器的函数表示为: （4.2.2）基于ECL电路的互补对偶特性，整形反相器是典型的以互补对偶结构实现的最简三值电路。由式(4.2.2)可以看出两组互补对偶开关变量1.5x,x1.50.5x,x0.5集电极并联线加得到互补对偶输出的x和x。Q、D分别代入式(4.2.2)中的x就得到了保持函数和置数函数，如式(4.2.3)、式(4.2.4)所示。 （4.2.3） (4.2.4)在式(4.2.1)中代入Q、D函数，就得到如式(4.2.5)所示D型锁存器的互补对偶的开关级函数: (4.2.5)由开关级函数式(4.2.5)就可以直接得到相应的开关级设计的

42、新型锁存器电路。由式(4.2.5)可以看出D型锁存器的输出系统是互补对偶的。它是由互补对偶CP控制的置数部分和保持部分互补对偶线加构成的。4.3锁存器的电路结构4.3.1互补对偶型由式(4.2.5)我们可得到如图4.3.1所示的互补对偶结构的三值D型锁存器电路。由于在ECL差动电流开关电路中，为了使二个晶体管在工作中不进入饱和状态，要求它们基极的电压不高于集电极的电压。所以每一级串联输入信号和参考电平都要相应加一级射极跟随器作为电平移位。图4.3.1电路结构中省略了输入端D的一级射极跟随器和时钟端CP的三级射极跟随器。图4.3.1互补对偶结构的ECL三值D型锁存器电路结构普通ECL电路中都是单

43、阈值的晶体管，所以每个晶体管选用同一种工艺参数。从电路结构分析，可以看出这个三值D锁存器有对称的互补对偶结构，它由四对晶体管对的集电极并联和两对晶体管对的串联而成。用传统方法设计的D型触发器则由十对晶体管对组成，电路结构相对庞大。互补对偶结构的D型锁存器的电阻网络由两个单位电阻组成，用传统方法设计的电阻网络相对也更复杂。新型结构的输出系统是互补的双轨三值输出系统，相对用传统方法设计的单轨三值输出系统更具优越性。4.3.2直接比较型我们在第三章中己经介绍了作为普通ECL电路的一种修正的直接比较ECL电路的设计方法。我们对如图4.3.1所示的互补对偶的三值D型锁存器电路结构做出修正，得到如下图4.

44、3.2所示的直接比较型三值D型锁存器电路结构。电路中把正相输出端的互补对偶的反相输出端集电极电压作为反馈的基本信号。反相输出端集电极电压加一级阈值为一个单位(即阈值为0. 4V的晶体管)的射极跟随器后输出的信号作为可变反馈电平0.5;在反馈信号0.5后图4.3.2互补对偶结构的直接比较型ECL三值D型锁存器再加一级阈值为2.0 (即阈值为0.8V的晶体管)的射极跟随器后输出的信号作为可变反馈电平1.5。这样就得到了互补对偶的三值锁存器的修正电路直接比较型电路。从电路结构分析，可以看出这个直接比较型的三值D锁存器也有相对对称的互补对偶结构，它也是由四对晶体管对的集电极并联和两对晶体管对的串联而成

45、。相对普通型电路，它的输出系统也是互补的双轨三值输出系统。与普通型电路相比，直接比较型三值锁存器的优势是免除了一部分的参考源，并使电路的性能得到了提高。它具有较好的传输特性，故有较高抗干扰度，不因参考源落差而降低噪声容限，比普通ECL电路减少了电压摆副和平衡负载，所以很大的降低了由电源引起的开关噪声。它比单端输入普通ECL电路具有更快的速度。第五章三值一次操作型触发器设计的基本要求有一点要求时钟信号每次来到时，触发器只发生一次状态转换，即具有一次操作的特性。为此我们在互补对偶结构的锁存器的基础上设计了两种三值一次操作型触发器:三值主从存贮型和三值时钟竞争型触发器。在此基础上设计了两种一次操作型

46、的直接比较型电路。5.1三值主从存储型触发器上一章讨论的各种锁存器的工作特点是在CP=0时输入信号无法影响锁存器的存贮状态，而只要CP=2，输入信号就能影响锁存器的存贮状态。这样，在CP=2期间输入信号的多次变化会导致锁存器发生多次状态变化，这不符合对触发器在时钟来到时只发生一次变化的要求。为了使锁存器实现一次状态转换，可以要求它的输入信号在CP=2时保持不变。这一要求暗示了该锁存器的输入信号在CP=2时应处于一种存贮状态，因此也就需要另一个锁存器，这样就提出了主从存贮型触发器的设计。以下是在互补对偶结构的锁存器基础上设计的主从存贮型触发器的电路结构及具体分析。5.1.1电路结构我们应用第四章

47、得到的互补对偶结构的三值锁存器，可以得到如图5.1.1.所示的三值主从存贮型触发器电路结构。它是由两个互补对偶的三值锁存器相连接而成的。前一级我们可称它为主锁存器，后一级我们称之为从锁存器。两级锁存器的控制端CP是反相的。为了避免ECL电路开关动作太快而导致的后一级锁存器无法正确传输信号，故在两级锁存器耦合时加了一个积分电路，电阻R以及电容C。其中电阻R取值为1kQ，电容C取值为0.0001nF。加积分电路的作用是对前一级锁存器输出的缓冲，使后一级锁存器可正确工作。 图5.1.1.1三值主从存储型触发器电路结构5.1.2直接比较型电路结构我们在第三章中己经介绍了作为普通ECL电路的一种修正的直

48、接比较ECL电路的设计方法。我们对如图5.1.1.1所示的互补对偶的三值主从存贮型触发器电路结构做出修正，得到如下图5.1.2.1所示的直接比较型三值主从存贮型触发器电路结构。电路中把正相输出端的互补对偶的反相输出端集电极电压作为反馈的基本信号。反相输出端集电极电压加一级阈值为一个单位(即阈值为0.V4的晶体管)的射极跟随器后输出的信号作为可变反馈电平0.5;在反馈信号0.5后再加一级阈值为2.0(即阈值为0.8V的晶体管)的射极跟随器后输出的信号作为可变反馈电平1.5。这样就得到了互补对偶的三值主从存贮型触发器的修正电路直接比较型电路。电路模拟中，阈值为0.4V的晶体管选取的工艺参数如下:N

49、PN(Is=1.98E-9 BF=120 TF=3.0 PS CJE=5.96 CJC=2.37 CJS=4.82fF RB=200 RE=56)标志为配的晶体管是阈值为0.8V的晶体管选取的工艺参数如下:NPN(Is=1E-17 Xti=3 Eg=1.11 Vaf=50 Bf=285.6 Ne=1.183+Ise=69.28E-18 Ikf=20m Xtb=1.5 Br=1 Nc=2 Isc=0.5 Rc=75+ Cjc=2e-30 Mjc=33 Vjc=5 Cje=2e-30)模拟时选取和逻辑值(0，1，2)相对应的电压为(-0.8V,-1.2V，-1.6V)，时钟信号CP只取二值(0，l

50、)。集电极电阻R0为0.4kQ，恒流源I0为lmA。参数设定后，经过模拟得到了如图5.1.2.2所示的瞬态输入输出曲线。图5.1.2.2输入的波形D分析，我们考虑了一个时钟时间内电平的多次变化的状况，电平的每一种变化都考虑在内。由输出波形Q我们可以看出，电路的逻辑功能理想，能良好的实现置数功能和对前一个状态的保持功能。并且只在CP上升沿(负逻辑O一l)触发器处在置数状态，并在一个时钟周期内处于保持状态。电路实现了一次操作的要求。从输出波形Q分析，它能完好的实现取反功能，与Q组成互补对偶的输出系统。图5.1.2.1直接比较型三值主从存储型触发器电路结构图5.1.2.2直接比较型三值主从存贮型触发

51、器时钟与输入输出波形1.5/1.50.5/0.5020406080020406080abt/ns图5.1.2.3直接比较型三值主从存贮型触发器主锁存器可变反馈电平0.5与固定参考电平0.5的比较可变反馈电平1.5与固定参考电平1.5的比较0.5/0.58060402001.5/1.5020406080t/nsab图5.1.2.4直接比较型三值主从存贮型触发器从锁存器(a)可变反馈电平0.5与固定参考电平0.5的比较(b)可变反馈电平1.5与固定参考电平1.5的比较图5.1.2.3(a)、(b)分别显示了直接比较型三值主从存贮型触发器主锁存器中可变反馈电平0.5与固定参考电平0.5的比较及可变反

52、馈电平1.5与固定参考电平1.5的比较;图5.1.2.4(a)、(b)分别显示了直接比较型三值主从存贮型触发器从锁存器中可变反馈电平0.5与固定参考电平0.5的比较及可变反馈电平1.5与固定参考电平1.5的比较。从电路结构分析，可以看出这个直接比较型的三值D型主从存贮型触发器也有对称的互补对偶结构，和普通的三值D型主从存贮型触发器一样，它主要由十二对晶体管对和一个RC积分电路组成。用传统方法设计的主从存贮型触发器则由二十几对晶体管对组成，电路结构相对庞大。直接比较型的D型锁存器的电阻网络由四个单位电阻组成，用传统方法设计的电阻网络相对也更复杂。新型结构的输出系统是互补的双轨三值输出系统，相对用传统方法设计的单轨三值输出系统更具优越性。与普通型电路相比，直接比较型三值主从存贮型触发器的优势是免除了一部分的参考源，并使电路的性能得到了提高。它具有较好的传输特性，故有较高抗干扰度，不因参考源落差而降低噪声容限，比普通ECL电路减少了电压摆副和平衡负载，所以很大的降低了由电源引起