序列在误码测试系统中的应用

1、2013年现代通信原理设计报告简易数字信号传输性能分析仪【本科组】组长： 孙建东成员： 赵玉兰、陈欢赵正航2013年11月22日目 录摘 要1系统设计31.1总体设计方案3总体方案选择与论证3 低通滤波器方案的选择4. 数字分析电路方案的选择4 系统供电模块方案的选择41.2 理论分析与计算51.21 低通滤波器设计51.2.2 m序列数字信号7 同步信号提取7 眼图显示方法7 曼切斯特编码81.3方案论证与选择9控制部分选择9 数字信号发生器的方案论证与选择9 信号输出部分9 显示部分10单元电路设计102.1 数字信号发生器的设计102.2数字信号分析电路102.3整形电路1124 调幅电

2、路12软件设计133.1 总体框图133.2 单片机设计流程图133.3 FPGA的设计流程图14系统测试144.1数据率测试144.2滤波器测试14结论15参考文献15附录1M序列发生器程序15附录2 伪随机噪声发生器17附录3 控制数据产生的时钟程序19附录4 时钟频率相应的分频因子选择20摘 要数字信号传输性能分析仪主要由数字信号发生器、伪随机信号发生器、低通滤波器、数字信号分析电路组成。采用FPGA产生10Mbps伪随机码和m序列信号，模拟加性噪声，伪随机码叠加在通过低通滤波器的数字信号上，用三种不同的低通滤波器模拟三种不同的信道，则在接收端接收到的是有一定噪声的数字信号，在接收端进行

3、一定的数字信号处理，最终输出用示波器来判断传输性能的仪器。此分析仪模拟数字信号传输系统，最后到达数字信号分析电路，然后通过“眼图”观测数字信号传输的抗干扰能力。观察显示数字信号具有很强的抗干扰能力。关键字:伪随机信号FPGAm序列眼图AbstractDigital signal transmission performance analyzer is mainly composed of digital signal generator, pseudo random signal generator circuit, low-pass filter, the digital signal an

4、alysis. Using FPGA to produce 10 M bps pseudo-random code signal and m sequence, simulate the additive noise, superposition of pseudo random code in digital signal through a low-pass filter, three different types of low pass filter was used to simulate three different kinds of channel, is there is a

5、 noise at the receiving end receives the digital signal, digital signal processing, the at the receiving end of final output with an oscilloscope to determine the transmission performance of instrument. This analyzer analog to digital signal transmission system, and finally reach the digital circuit

6、, signal analysis and then through the "eye" observing the anti-interference ability of the digital signal transmission. Observation shows that the digital signal has a strong anti-interference ability.Key words:pseudo random signalFPGAM sequenceeye pattern 系统设计1.1总体设计方案题目要求设计一个简易数字信号传输性能分

7、析仪，实现数字信号传输性能测试；同时设计三个低通滤波器和一个伪随机信号发生器来模拟传输信道。图1-1简易数字信号传输性能分析仪框图总体方案选择与论证方案一：采用74LS194移位寄存器等芯片，通过T触发器级联的方式实现m序列，数字芯片的成本很低，但是对硬件电路的要求比较高，硬件麻烦，调试困难。方案二：采用DSP的方法，DSP Builder在简化设计难度，加快设计速度,灵活选取精度等方面有着明显的优势，但是该方法的应用在精度、速度和器件选择等方面一直是个问题，存在一定的不确定性，容易发生选型上的错误；方案三：用MSP430作为控制器件核心，控制液晶显示、FPGA和键盘，用FPGA可编程逻辑器件

8、作为数据处理的器件，在发送端产生数字信号，发送过程中数字信号通过低通滤波器，并用10M伪随机码进行一定处理后，模拟加性噪声，伪随机码叠加在通过低通滤波器的数字信号上，用三种不同的低通滤波器模拟三种不同的信道，在接收端进行一定的数字信号处理，最终输出用示波器来判断传输性能。由于FPGA可在线编程，因此大大加快了开发速度。电路中的大部分逻辑控制功能都由单片FPGA完成，多个功能模块如采样频率控制模块、数据存储模块都集中在单个芯片上，大大简化了外围硬件电路设计，增加了系统的稳定性和可靠性。FPGA的高速性能比其他控制芯片更适合于高速数据采集和处理。综上所述比较可知，方案三既可满足题设基本要求又能充分

9、发挥扩展部分，电路简单，易于控制，所以采用该方案。 低通滤波器方案的选择方案一：无源低通滤波，电路简单且计算简单，但带负载后，通带放大倍数的数值减小，通带截止频率升高，不利于信号处理要求。方案二：椭圆滤波器实现滤波，其特点是阻带极陡峭，但是通带有文波。方案三：巴特沃斯滤波器，以其通带平旦和阻带衰减较快而闻名，是非常通用的滤波器。因为该设计要求的带外衰减仅为40db/十倍频，所以巴特沃斯滤波器已经能满足设计要求。. 数字分析电路方案的选择 题目中要求数字分析电路从输入码元序列中提取同步信号，故采用通信原理中位同步技术的自同步法。方案一：采用自同步法中的滤波法，但滤波法要求收端滤波器性能精确和稳定

10、，否则将出现位同步信号的相位抖动。特别是当全“0”和全“1”持续时间长时，相位抖动较大。方案二：采用计数器技术的方法。用通过分析曼切斯特的规律其0，1持续的最长时间为同步时钟的一个周期，在通过计数比较分析出分析出同步时钟周期，再利用接收编码的上升沿保证相位同步，由于采用了数字电路，故实际应用是方便、可靠、也易于实现集成化。综上所述：选择方案二。 系统供电模块方案的选择 方案一：采用开关电源，直接购买现成的模块，纹波大，输出功率大，但对高频模拟信号干扰较大；方案二：使用自制的线性电源，输出纹波小，能够为模拟电路供电，且对高频信号影响很小，同时也能为数字电路供电。考虑到本设计中有模拟滤波器，故采用

11、方案二。1.2 理论分析与计算1.21 低通滤波器设计题目要求设计三个低通滤波器，用来模拟传输信道的幅频特性。并且要求每个滤波器带外衰减不少于40Db/十倍频程；滤波器的通带增益在0.2-0.4范围内可调。三个滤波器的截止频率分别为100KHz,200KHz,500KHz，截止频率误差绝对值不大于10%。一阶有源低通滤波器电路简单，幅频特性衰减斜率只有-20dB/十倍频程，因此在附近选择性差，希望衰减斜率越陡越好，只有增加滤波器的阶数来实现。为达到题目要求，采用四阶低通滤波器来实现其功能。下面是设计的截止频率分别为100KHz,300KHz,500KHz的三个满足要求的滤波器原理图。图1-2

12、100K低通滤波器图1-3 200K低通滤波器图1-4 500K低通滤波器1.2.2 m序列数字信号m序列是最长线性移位寄存器序列，它由带非线性移位寄存器产生周期最长的一种序列。以下是m序列产生的原理框图，具体生成方法及其过程。图 1-5 线性反馈移位寄存器 同步信号提取 曼切斯特一个最大的优势在于码流中包含了丰富的同步时钟信息通过研究编码的规律，从而锁定频率，并利用曼切斯特码序列的上升沿，进行相位的同步，从而能提取出时钟信号。 眼图显示方法 眼图是在时域进行的用示波器显示二进制信号波形的失真效应的测量方法。题目要求利用数字信号发生器产生的时钟信号进行同步，显示数字信号的信号眼图，并测试眼图幅

13、度。 观察眼图的方法是：用一个示波器跨接在接收滤波器的输出端，然后调整示波器扫描周期，使示波器水平扫描周期与接收码元的周期同步，这时屏幕上看到图形像人的眼睛，故称为“眼图”。从“眼图”上可以观察出码间串扰和噪声的影响，从而估计系统优劣程度。另外也可以用此图对接受滤波器的特性加以调整，以减少码间串扰和改善系统的传输性能。图1-6 眼图 曼切斯特编码题目要求数字信号发生器输出的采用曼切斯特编码。图1-7 曼切斯特编码图由于曼彻斯特码采用跳变沿来表示0或1,与二进制码相比,具有如下优点：1、波形在每一位元中间都有跳变,因此具有丰富的定时信息,便于接收端提取定时信号.若采用二进制传输,当出现连续的0或

14、1时,则无法区分两位元之间的边界。2、由于曼彻斯特码在每一位元中都有电平的转变,因此,传输时无直流分量,可降低系统的功耗.而对于二进制波形,当出现连续的1时,将有直流分量的产生。3、曼彻斯特码传输方式非常适合于多路数据的快速切换。1.3方案论证与选择1.3.1控制部分选择方案一： 选择加入一个单片机作为处理器，这种方案当然可以发挥处理器自身的优势，实现灵活控制，但是普通的单片机无法实现高速的数据处理，且自身的资源有限，满足同时处理大量的数据要求，若选用高档的单片机则过于昂贵，且性能提升不明显，性价比太低所以此方案不可选。方案二：采用FPGA内部逻辑来实现，这样容易实现控制与数据的处理。采用FP

15、GA内部逻辑电路来实现，一方面充分发挥硬件的电路的执行的高速，二者结合，优势互补。电路中的大部分逻辑控制功能都由单片FPGA完成，多个功能模块如采样频率控制模块、数据存储模块都集中在单个芯片上，大大简化了外围硬件电路设计，增加了系统的稳定性和可靠性。据此，我们选择了方案二。1.3.2 数字信号发生器的方案论证与选择方案一：M序列的产生，可以用数字集成逻辑电路实现，但用集成块做，不仅复杂，而且由于要用到多个触发器，电路可靠性差。方案二：采用FPGA来产生M序列，不仅实现相对容易，而且稳定高，频率准备确高，故采用FPGA来产生M序列。1.3.3 信号输出部分方案一：采用单一增的电压放大电路，要改变

16、放大倍数时，则需采用切换外部电阻的方式，这种方式每一种增益都需要一套不同的电阻，因此只能有有限的几种增益，电路结构和切换过程都较复杂，而且切换速度慢，使用也不方便，切换不同的电阻还可能使放大器的输入阻抗发生变化，从而影响精度。方案二：采用低噪声高精度的运放OPA604，OPA604是一种低噪声放大器。通过线性电阻的调解，可以实现连续幅度的可调，完全可以满足本方案的要求。因此我们采用方案二。1.3.4 显示部分方案一：数码管显示，由于本题要求实时显示输出信号的类型、幅度、频率和频率步进值等，而数码管不能显示字符。方案二：LED点阵显示，LED点阵显示虽然能显示字符和数字，但显示效果不好，且不易编

17、程。方案三：LCD液晶显示，LCD液晶不但能显示字符和数字，而且显示效果较好，容易编程实现。单元电路设计2.1 数字信号发生器的设计此系统基于FPGA技术设计信号发生器，在Quartus 软件平台上设计。定制器件的过程是采用VHDL语言。同样的，加法器，寄存器的文本设计输入也是采用VHDL语言。经过综合，适配，仿真之后下载到开发板中实现波形数据的输出（经I/0口输出）。2.2数字信号分析电路首先利用峰值检波电路。峰值检波电路是能记忆信号峰值的电路，其输出电压的大小一直追随输入信号的峰值，而且保持在输入信号的最大峰值，通过对最大值的检测，然后分压送入比较器的反相端，从而实现数字信号的噪声过滤，实

18、现电路原理图如下。图2-1 峰值检波电路2.3整形电路对于系统中编码的M序列信号含有伪随机信号，即模拟在信号中含有噪声，所以在把信号送到FPGA中进行数字信号分析前，我们要先去除数字信号中的噪声。我们采用LM311低频比较器，LM311 同相端输入有噪声的通过低通信号的数字信号，进行比较来噪声的过滤，比较器接成滞回比较形式，使波形的效果更好，同时可以调节R3来进行来调节反馈比例。图2-2 比较器24 调幅电路由于题目要求滤波器的通带增益AF 在0.24.0范围内可调。因此我们在滤波器的后面加上运算放大器使放大的幅度在0.24.0范围内可调。运算放大器原理图如下图2-3 0.24倍幅度可调电路软

19、件设计3.1 总体框图程序由C语言编写，可实现数字信号发生器，伪随机信号发生器的设计。主要流程图如下。单片机控制部分FPGA数据产生、编码模块部分FPGA数据接收、解码模块部分图3-1 总体结构液晶显示频率参数键值检测数据编码时钟频率选择频率参数传输给FPGA键盘初始化控制端口初始化液晶初始化程序初始化开始3.2 单片机设计流程图图3-2 单片机流程结构3.3 FPGA的设计流程图曼彻斯特编码电路信号m序列发生器同步时钟提取电路解码电路噪声信号 m序列发生器图3-3 FPGA流程结构图系统测试4.1数据率测试表1 数据率测试显示(kbps)数据率(kbps)数据误差(%)1010.000202

20、0.0003030.120.44040.0005049.750.56060.240.47070.420.68080.0009090.250.210099.600.44.2滤波器测试测试条件，幅度2.5V正弦波。表2滤波器测试滤波器1(截止频率100KHz)滤波器2（截止频率200KHz）滤波器3(截止频率500KHz)十倍频程衰减（dB）-44-44-40截止频率(KHz)93194470增益频率误差(%)736结论设计采用FPGA最小系统为控制核心,本设计制作完成了题目要求的基本部分的全部要求和发挥部分的大部分要求，达到设计要求。通过测试，系统不但完成了基本要求，也完成了发挥部分的要求。经过

21、几天的努力实践，不断的测试，不断的改进电路和程序，我们最终圆满完成了设计任务。在设计过程中，我们不仅仅使自身水平得到了检验，更重要的是学到很多课本上没有的知识，使自己得到了进一步的提高。同时也特别感谢各位老师和同学的帮助和支持，使我们这次设计能够顺利完成。参考文献1杨素行、模拟电子技术基础简明教程第三版. 北京：高等教育出版社，2006年；2张肃文、高频电子线路第五版. 北京：高等教育出版社，2009年；3阎石、数字电子技术基础第五版. 北京：高等教育出版社，2006年；4黄根春、全国大学生电子设计竞赛教程基于TI器件设计方法. 北京：电子工业出版社，2011年；附录1：M序列发生器程序lib

22、rary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity m_maker is port( clk,rd: in std_logic;Q : out std_logic);end entity m_maker;architecture art of m_maker iscomponent dff1 port( rd,d,clk:in std_logic;q : out std_logic);end component;signal data:std_logic_vector(8 downto 0):

23、="000000000"beginms1:for i in 0 to 7 generatediffx:dff1 port map(rd,data(i),clk,data(i+1);end generate ms1;process(clk)beginif (clk'event and clk='1') thenif data="000000000" thendata(0)<='1'elsedata(0)<=data(8) xor data(4) xor data(3) xor data(2) xor da

24、ta(0);end if;end if;end process;Q<=data(0);end art;附录2： 伪随机噪声发生器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity wm_maker is port( clk,rd: in std_logic;Q : out std_logic);end entity wm_maker;architecture art of wm_maker iscomponent dff1 port( rd,d,clk:in std_logic;q

25、 : out std_logic);end component;signal data:std_logic_vector(12 downto 0):="0000000000000"beginwsm1:for i in 0 to 11 generatediffx:dff1 port map(rd,data(i),clk,data(i+1);end generate wsm1;process(clk)beginif (clk'event and clk='1')then if data="0000000000000" thendata

26、(0)<='1'elsedata(0)<=data(12) xor data(5) xor data(4) xor data(1) xor data(0);end if;end if;end process;Q<=data(0);end architecture art;附录3：控制数据产生的时钟程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity div_tclk isport(clk:in

27、std_logic; clr:in std_logic; div:in std_logic_vector(11 downto 0); tclk:out std_logic );end entity div_tclk;architecture art of div_tclk issignal cnt:std_logic_vector(11 downto 0):="000000000000"signal co:std_logic:='0'beginprocess(clk,clr,div,cnt,co)isbeginif(clr='1')thenc

28、nt<="000000000000"elsif(clk'event and clk='1')thenif(cnt=div)thencnt<="000000000000"co<=not co;elsecnt<=cnt+'1'end if;end if;tclk<=co;end process;end architecture art;附录4： 时钟频率相应的分频因子选择library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_