基于FPGA的数字时钟课程设计

1、西 安 郵 電 學 院基于FPGA的数字时钟院别：电子工程学院 班级：成员： 技术规范一、 功能定义1、分频：在电子钟的设计中，涉及到的频率有三个：（1）：1Hz的秒计时频率，用来进行秒计时；（2）：4Hz的按键防抖频率；（3）：1000Hz的循环扫描频率；因此在分频模块应实现将芯片中的高频率时钟分频得到上面的三个所需频率。引脚INPUT/OUTPUT功能RESETInput复位CLKInput芯片频率CLK1Houtput秒时钟频率CLK1Koutput扫描频率CLK4Houtput扫描按键频率2、控制：进行正常计时，时间调整，时间复位模式的选择：（1）时间初始复位；（2）选择秒时间调整的模

2、式；（3）选择分时间调整的模式；（4）选择小时时间调整的模式；引脚INPUT/OUTPUT功能CLK4HInput扫描按键频率RESETInput复位5:0MINoutput复位分钟5:0SECoutput复位秒钟4:0HOURoutput复位时钟1:0KEYInput按键（进行模式的选择和调时）1:0TSoutput模式的选择ENoutput使能(复位或计时选择)Doutput调节时间的时钟3、计时：进行调整时间，正常计时；（1）正常计时；（2）调整秒计时；（3）调整分计时；（4）调整时计时；引脚INPUT/OUTPUT功能CLK1Hinput秒时钟频率5:0MINoutput分钟计时输出5

3、:0SECoutput秒钟计时输出4:0HOURoutput时钟计时输出1:0TSinput模式的选择Dinput调节时间的时钟ENinput使能(复位或计时选择)5:0DATA_Minput复位分钟5:0DATA_Sinput复位秒钟4:0DATA_Hinput复位时钟4、选择输出：进行时间高低位的变换及循环扫描输出：（1）进行时间高低位的变换；（2）进行时间的循环扫描；引脚INPUT/OUTPUT功能CLK1Kinput循环扫描时钟5:0MINinput分钟计时输入5:0SECinput秒钟计时输入4:0HOURinput时钟计时输入5:0SEGoutput进行数码管的选通3:0OUTou

4、tput时间的输出5、译码：对时间进行七段数码管的译码：引脚INPUT/OUTPUT功能3:0DATA_INinput时间的输入7:0LEDoutput七段译码的输出二、总引脚定义引脚INPUT/OUTPUT功能RESETInput复位CLKInput芯片频率1:0KEYInput按键（进行模式的选择和调时）7:0LEDoutput七段译码的输出5:0SEGoutput进行数码管的选通设计思路：一、总体设计思路图：K1CLK控制模块（1）正常时间计数；（2）复位归零；（3）调整计时秒计时分计时时计时时间顺序扫描七段译码管CLK1KK2RTLED5:0SEG二、功能引脚定义1、总体引脚（1）K1

5、：输入，控制是否进入调整模式，调时模式或调分模式。（2）K2：输入，根据K1的选择进行加1调时。（3）CLK：输入，1赫兹，控制秒钟的频率。（4）CLK1K：输入，1K赫兹，控制时间的连续扫描输出。（5）7:0LED：输出，七段显示译码管的输入。（6）5:0SEG：输出，控制六个数码管的是否接通。(7) SC：输入，时间复位。2、（1）控制模块：输出控制信号和时分秒计时。控制信号控制时分秒是否正常计时。（1） 调时模块（2） 调分模块（3） 复位归零K1K2SC5:0SEC5:0MIN4:0HOURKENK1:输入，控制是否进入调整模式，调时模式或调分模式。K2：输入，根据K1的选择进行加1调

6、时。SC:输入，时间复位。5:0SEC:复位秒计时。5:0MIN:复位、调时分计时。 5:0HOUR:复位、调时时计时。KEN:控制是否进行正常及时、进入调时复位状态。 （2）计时模块 秒计时分计时时计时EN5:0DATA15:0DATA24:0DATA35:0SEC5:0MIN4:0HOURCLK秒计时：输出正常的秒计时或复位计时。分计时：输出正常的分计时或复位计时或调时计时。时计时：输出正常的时计时或复位计时或调时计时。（3）时间扫描模块：利用高频率的时钟不断地循环扫描是分秒计时，以便循环译码；输出控制信号，控制数码管是否有效；此模块同时进行时间的高地位的计算与输出。5:0SEC:输入，计

7、时时间。5:0MIN:输入，计时时间。4:0HOUR:输入，计时时间。CLK1K:输入，1K赫兹，高时钟进行扫描。3:0OUT:进行时间的输出。5:0SEG:输出，进行数码管的选通控制。时间顺序扫描5:0SEC 5:0MIN 4:0HOUR CLK1K3:0OUT5:0SEG（4）七段译码管：对时分秒的高低位进行译码输出显示。七段译码管3:0LEDIN7:0LED电路设计源代码及生成模块图总模块：module DZZ_ZH(KEY,RESET,CLK,LED,SEG);output7:0LED;output5:0SEG;input1:0KEY;inputRESET;inputCLK;reg6:

8、0LED;reg5:0SEG;wireWCLK1H,WCLK1K;wire5:0WMIN,WSEC;wire4:0WHOUR;wireWEN,WD,WB;wire1:0WTS;wireWCO1,WCO2;wire3:0WOUT;wire5:0WDATA_S,WDATA_M;wire4:0WDATA_H;wireWCLK4H;DZZ_FP A1(.CLK(CLK),.CLK1H(WCLK1H),.CLK1K(WCLK1K),.RESET(RESET),.CLK4H(WCLK4H);DZZ_T A2(.KEY(KEY),.RESET(RESET),.HOUR(WHOUR),.MIN(WMIN),.

9、SEC(WSEC),.TS(WTS),.D(WD),.EN(WEN),.CLK4H(WCLK4H);DZZ_S A3(.DATA_S(WSEC),.SEC(WDATA_S),.CLK(WCLK1H),.KEN(WEN),.CO(WCO1),.TS(WTS),.D(WD);DZZ_M A4(.DATA_M(WMIN),.MIN(WDATA_M),.CLK(WCO1),.KEN(WEN),.CO(WCO2),.D(WD),.TS(WTS);DZZ_H A5(.DATA_H(WHOUR),.HOUR(WDATA_H),.CLK(WCO2),.D(WD),.KEN(WEN),.TS(WTS);DZZ_

10、SL A6(.DATA_S(WDATA_S),.DATA_M(WDATA_M),.DATA_H(WDATA_H),.OUT(WOUT),.CLK1K(WCLK1K),.B(WB),.SEG(SEG);DZZ_YM A7(.DATA_IN(WOUT),.LED(LED),.D(WB);Endmodule一、分频：module DZZ_FP(CLK,CLK1H,CLK1K,RESET,CLK4H);outputCLK1H,CLK1K,CLK4H;inputCLK;inputRESET;regCLK1K,CLK1H,CLK4H;reg12:0CNT1;reg24:0CNT2;reg22:0CNT3;

11、always (posedge CLK or negedge RESET)beginif(!RESET)beginCNT1<=13'b0000_0000_0000_0;CLK1K<=0;endelse if(CNT1=13'b1000_0010_0011_0) begin CNT1<=13'b0000_0000_0000_0; CLK1K<=CLK1K; end else begin CNT1<=CNT1+1'b1; endendalways (posedge CLK or negedge RESET)beginif(!RESET)

12、beginCNT2<=25'b0000_0000_0000_0000_0000_0000_0;CLK1H<=0;endelse if(CNT2=25'b1011_1110_1011_1100_0100_0000_0) begin CNT2<=25'b0000_0000_0000_0000_0000_0000_0; CLK1H<=CLK1H; end else begin CNT2<=CNT2+1'b1; endendalways (posedge CLK or negedge RESET)beginif(!RESET)beginCN

13、T3<=23'b0000_0000_0000_0000_0000_000;CLK4H<=0;endelse if(CNT3=23'b1011_1110_1011_1100_0100_000) begin CNT3<=23'b0000_0000_0000_0000_0000_000; CLK4H<=CLK4H; end else begin CNT3<=CNT3+1'b1; endendendmodule二、控制模块代码：module DZZ_T(KEY,RESET,HOUR,MIN,SEC,TS,D,EN,CLK4H);output

14、4:0HOUR; output5:0MIN; output5:0SEC; outputD; output1:0TS; outputEN; input 1:0KEY; input RESET; inputCLK4H;reg 4:0HOUR;reg 5:0MIN;reg 5:0SEC;reg EN;reg D;reg 1:0TS;always (negedge RESET or posedge CLK4H)beginif(!RESET)beginHOUR=5'b00000;MIN=6'b000000;SEC=6'b000000;TS=2'b00;EN=0;D=0;e

15、ndelsebeginEN=1;if(!KEY1) begin TS=TS+1'b1; endelsebeginTS=TS;endif(!KEY0)begin D=1; /guan jianEN=1;endelsebeginD=0;EN=1;endend endendmodule三、计时调整时间模块代码：（1）小时计时和小时计时的调整：module DZZ_H(DATA_H,HOUR,CLK,D,KEN,TS);output4:0HOUR;input4:0DATA_H;inputCLK;inputD;input1:0TS;inputKEN;reg 4:0HOUR;regCLK1;alw

16、ays (TS)beginif(TS=2'b11)CLK1=D;else CLK1=CLK;endalways (posedge CLK1 or negedge KEN)begin if(!KEN)beginHOUR<=DATA_H;endelsebeginif(TS=2'b00)beginif(HOUR<=5'b10110 )beginHOUR<=HOUR+1'b1;endelsebeginHOUR<=5'b00000;endendelse if(TS=2'b11) begin if(HOUR<=5'b10

17、110) beginHOUR<=HOUR+1'b1; end else begin HOUR<=5'b00000; end end else begin HOUR<=HOUR; endendendendmodule（2）分计时和分计时的调整：module DZZ_M(DATA_M,MIN,CLK,KEN,CO,D,TS);output5:0MIN;output CO;input5:0DATA_M;inputCLK;inputD;inputKEN;input 1:0TS;reg5:0MIN;reg CO;reg CLK1;always (TS)beginif(T

18、S=2'b10)CLK1=D;else CLK1=CLK;endalways (posedge CLK1 or negedge KEN)begin if(!KEN)beginMIN<=DATA_M;endelsebeginif(TS=2'b00)beginif(MIN<=6'b111010)beginMIN<=MIN+1'b1;CO<=0;endelsebeginMIN<=6'b000000;CO<=1;endendelse if(TS=2'b10) begin if(MIN<=6'b111010

19、) begin MIN<=MIN+1'b1; end else begin MIN<=6'b000000; end end else begin MIN<=MIN; endendendendmodule（3）秒计时和秒计时的调整：module DZZ_S(DATA_S,SEC,CLK,KEN,CO,TS,D);output5:0SEC;outputCO;input5:0DATA_S;inputCLK;inputKEN;input 1:0TS;inputD;reg 5:0SEC;regCO;regCLK1;always (TS)beginif(TS=2'

20、b01)CLK1=D;else CLK1=CLK;endalways (posedge CLK1 or negedge KEN)begin if(!KEN) beginSEC<=DATA_S;endelsebeginif(TS=2'b00)beginif(SEC<=6'b111010)beginSEC<=SEC+1'b1;CO<=0;endelsebeginSEC<=6'b000000;CO<=1;endendelse if(TS=2'b01) begin if(SEC<=6'b111010) begin

21、 SEC<=SEC+1'b1; end else begin SEC<=6'b000000; end end else begin SEC<=SEC; endendendendmodule四、选择模块：moduleDZZ_SL(DATA_S,DATA_M,DATA_H,OUT,SEG,CLK1K,B);output3:0OUT;output5:0SEG;output B;input5:0DATA_S;input5:0DATA_M;input4:0DATA_H;input CLK1K;reg 3:0OUT;reg B;reg 5:0SEG;reg 2:0SLEC

22、T;parameter S0=3'b000, S1=3'b001, S2=3'b010, S3=3'b011, S4=3'b100, S5=3'b101;always (posedge CLK1K)begin case(SLECT) S0:begin OUT<=DATA_H/6'b1010; SEG<=6'b011111; B<=0; SLECT<=S1; end S1:begin OUT<=DATA_H%6'b1010; SEG<=6'b101111; B<=1; SLE

23、CT<=S2; end S2:begin OUT<=DATA_M/6'b1010; SEG<=6'b110111; B<=0; SLECT<=S3; end S3:begin OUT<=DATA_M%6'b1010; SEG<=6'b111011; B<=1; SLECT<=S4; end S4:begin OUT<=DATA_S/6'b1010; SEG<=6'b111101; B<=0; SLECT<=S5; end S5:begin OUT<=DATA_S%

24、6'b001010; SEG<=6'b111110; B<=0; SLECT<=S0; end default:beginSLECT<=S0;SEG<=6'b111111;end endcaseendendmodule五、译码：moduleDZZ_YM(DATA_IN,LED,D);output 7:0LED;input 3:0DATA_IN;input D;reg 7:0LED;parameter S0=4'b0000, S1=4'b0001, S2=4'b0010, S3=4'b0011, S4=4

25、9;b0100, S5=4'b0101, S6=4'b0110, S7=4'b0111, S8=4'b1000, S9=4'b1001;always (DATA_IN)beginif(D)begin case(DATA_IN) S0:begin LED=8'b11111101; end S1:begin LED=8'b01100001; end S2:begin LED=8'b11011011; end S3:begin LED=8'b11110011; end S4:begin LED=8'b01100111;

26、end S5:begin LED=8'b10110111; end S6:begin LED=8'b10111111; end S7:begin LED=8'b11100001; end S8:begin LED=8'b11111111; end S9:begin LED=8'b11110111; end default:LED=8'b00000000; endcaseendelse begin case(DATA_IN) S0:begin LED=8'b11111100; end S1:begin LED=8'b01100000

27、; end S2:begin LED=8'b11011010; end S3:begin LED=8'b11110010; end S4:begin LED=8'b01100110; end S5:begin LED=8'b10110110; end S6:begin LED=8'b10111110; end S7:begin LED=8'b11100000; end S8:begin LED=8'b11111110; end S9:begin LED=8'b11110110; end default:LED=8'b00000000; endcaseendendendmodule综合布局布线报告总体设计模块：分频、计时、译码；计时：控制、秒计时、分计时、时计时、循环选择